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资源包含以下内容：1.一种将异步时钟域转换成同步时钟域的方法.pdf2.华为 FPGA设计高级技巧Xilinx篇.pdf3.华为 Verilog基本电路设计指导书.pdf4.华为 大规模逻辑设计指导书.pdf5.华为FPGA设计流程指南.doc6.华为FPGA设计规范.doc7.华为_大规模逻辑设计指导书.pdf8.华为同步电路设计规范（密码：openfree）.pdf9.华为面经.doc10.时钟透传技术白皮书.pdf11.硬件工程师手册_全.pdf12.静态时序分析与逻辑...pdf13.华为FPGA设计全套资料合集19份
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上传时间： 2013-05-24
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异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构，使得系统具有良好的可扩充性。
上传时间： 2013-08-08
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多时钟域的异步信号的参考解决
上传时间： 2013-11-06
上传用户：极客
VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效，清零端为clrn,进位输出为co。
上传时间： 2014-11-21
上传用户：xc216
基于fpga和sopc的用VHDL语言编写的EDA含异步清0和同步时钟使能的加法计数器
上传时间： 2014-01-17
上传用户：lhw888
FIFO（先进先出队列）通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用 双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、 与写时钟同步的写有效（wren）和写数据（wr_data） 、与读时钟同步的读有效（rden）和读数据（rd_data） 为了实现正确的读写和避免FIFO的上溢或下溢，给出与读时钟和写时钟分别同步的FIFO的空标志（empty）和 满标志（full）以禁止读写操作。
上传时间： 2014-01-25
上传用户：赵云兴
带有异步复位和同步时钟的十进制加法计数器
上传时间： 2014-12-02
上传用户：黄华强
设计含异步清零和同步时钟使能的加法计数器
上传时间： 2014-11-26
上传用户：luopoguixiong
