在两台计算机间用并行打印口通信的TURBO C程序
上传时间： 2013-12-29
上传用户：cuiyashuo
实时操作系统VxWorks下的并口通信技术.pdf 文章描述了在实时探作系统VxWorks下利用并行打印机实现数据双向打印的方法，并给出了示例程序。
上传时间： 2016-07-25
上传用户：lx9076
编程测试并行平台MPI层的带宽和延迟： 单向通信时间简单表示为：t＝Latency＋Message_Size/Bandwidth 利用该方程得到系统的带宽和延迟
标签： Message_Size Bandwidth Latency MPI
上传时间： 2014-01-14
上传用户：jackgao
usb 接口芯片介绍PDIUSBD12 是一款性价比很高的USB 器件它通常用作微控制器系统中实现与微控制器进行通信的 高速通用并行接口它还支持本地的DMA 传输
上传时间： 2016-09-20
上传用户：llandlu
文章给出一种用三片TMS320C50构成,基于PC机的多DSP系统,该系统既能适应并行信号处理,又能适应流水信号处理。介绍了数据采集电路,DSP器件间的数据通信设计,以及DSP器件与PC机的接口电路,最后给出两种具体应用实例。
上传时间： 2016-11-20
上传用户：huannan88
PDIUSBD12 是一款性价比很高的 USB 器件 它通常用作微控制器系统中实现与微控制器进行通信的 速通用并行接口 它还支持本地的 DMA传输 这种实现USB接口的标准组件使得设计者可以在各种不同类型微控制器中选择出最合适的微控制器 种灵活性减小了开发的时间 风险以及费用 通过使用已有的结构和减少固件上的投资 从而用最快捷
上传时间： 2014-01-02
上传用户：黄华强
8.1 可编程并行接口芯片8255A 8.2 可编程定时器/计数器芯片8253/8254 8.3 串行通信及可编程串行接口芯片8251A 8.4 模/数（A/D）与数模（D/A）转换技术 及其接口
上传时间： 2013-12-18
上传用户：气温达上千万的
c8051f系列单片机的SPI 并行/串行通信源程序 Cygnal出的一种混合信号系统级单片机。片内含CIP－51的CPU内核，它的指令系统与MCS－51完全兼容。其中的C8051F020单片机含有64kB片内Flash程序存储器，4352B的RAM、8个I／O端口共64根I／O口线、一个12位A／D转换器和一个8位A／D转换器以及一个双12位D／A转换器、2个比较器、5个16位通用定时器、5个捕捉／比较模块的可编程计数／定时器阵列、看门狗定时器、VDD监视器和温度传感器等部分。C8051F020单片机支持双时钟，其工作电压范围为2．7～3．6V（端口I/O,RST和JTAG引脚的耐压为5V）。与以前的51系列单片机相比，C8051F020增添了许多功能，同时其可靠性和速度也有了很大提高。
上传时间： 2013-12-24
上传用户：Thuan
这个程序包包括对两款常用的LCD的串行和并行2中驱动方式: HDG12864液晶仿真 HY12864液晶驱动 HY12864液晶阅读器 LCD1602液晶显示 LCD显示PC-MCU串口通信 FYD12864并行8位.c FYD12864并行8位.c
上传时间： 2017-05-06
上传用户：lunshaomo
随着信息时代的到来，用户对数据保护和传输可靠性的要求也在不断提高。由于信道衰落，信号经信道传输后，到达接收端不可避免地会受到干扰而出现信号失真。因此需要采用差错控制技术来检测和纠正由信道失真引起的信息传输错误。RS（Reed—Solomon）码是差错控制领域中一类重要的线性分组码，由于它编解码结构相对固定，性能强，不但可以纠正随机差错，而且对突发错误的纠错能力也很强，被广泛应用在数字通信、数据存储系统中，以满足对数据传输通道可靠性的要求。因此设计一款高性能的RS编解码器不但具有很大的应用意义，而且具有相当大的经济价值。 本文首先介绍了线形分组码及其子码循环码、BCH码的基础理论知识，重点介绍了BCH码的重要分支RS码的常用编解码算法。由于其算法在有限域上进行，接着介绍了有限域的有关理论。基于RS码传统的单倍结构，本文提出了一种八倍并行编码及九倍并行解码方案，并用Verilog HDL语言实现。其中编码器基于传统的线性反馈移位寄存器除法电路并进行八倍并行扩展，译码器关键方程求解模块基于修正的欧几里德算法设计了一种便于硬件实现的脉动关键方程求解结构，其他模块均采用九倍并行实现。由于进行了超前运算、流水线及并行处理，使编解码的数据吞吐量大为提高，同时延时更小。 本论文设计了C++仿真平台，并与HDL代码结果进行了对比验证。Verilog HDL代码经过modelsim仿真验证，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上进行综合验证以及静态时序分析，综合软件为QUATURSⅡ V8．0。验证及测试表明，本设计在满足编解码基本功能的基础上，能够实现数据的高吞吐量和低延时传输，达到性能指标要求。本论文在基于FPGA的RS（255，223）编解码器的高速并行实现方面的研究成果，具有通用性、可移植性，有一定的理论及经济价值。
上传时间： 2013-04-24
上传用户：思琦琦
