8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分积需要4个这个模块来实现。总共需要12个这样的模块。 4．Multiplier_full_add 这是一位的全加器，在实现部分积相加的时候，通过全加器的阵列来实现的。
标签： ultipler_quick_add booth 乘法器 测试
上传时间： 2016-07-12
上传用户：zhaiye
基于对偶基的比特并行算法实现RS编码，是实现有限域乘法的指导论文
上传时间： 2013-12-10
上传用户：Altman
基于MPI 的网络并行计算环境的哈夫曼编码的并行程序
上传时间： 2013-12-18
上传用户：zhuyibin
基于MPI 的网络并行计算环境的RLE编码的并行程序
上传时间： 2013-12-20
上传用户：yd19890720
将宽度为width位的并行输入数据按BiΦ-L码(曼彻斯特码)方式进行编码后串行输出，输出数据的宽度为(2*width)，BiΦ-L码是PCM码的一种，常用的PCM编码方式有：NRZ-L,BiΦ-L和BiΦ-M三种
上传时间： 2014-01-14
上传用户：大融融rr
pie编码器,将串行数据并行输出的一种常用编码
上传时间： 2014-12-08
上传用户：qb1993225
在数字通信中，采用差错控制技术(纠错码)是提高信号传输可靠性的有效手段，并发挥着越来越重要的作用。纠错码主要有分组码和卷积码两种。在码率和编码器复杂程度相同的情况下，卷积码的性能优于分组码。 卷积码的译码方法主要有代数译码和概率译码。代数译码是基于码的代数结构；而概率译码不仅基于码的代数结构，还利用了信道的统计特性，能充分发挥卷积码的特点，使译码错误概率达到很小。 卷积码译码器的设计是由高性能的复杂译码器开始的，对于概率译码最初的序列译码，随着译码约束长度的增加，其译码错误概率可达到非常小。后来慢慢地向低性能的简单译码器演化，对不太长的约束长度，维特比(Viterbi)算法是非常实用的。维特比算法是一种最大似然的译码方法。当编码约束度不太大(小于等于10)或者误码率要求不太高(约10-5)时，Viterbi译码算法效率很高，速度很快，译码器也较简单。 目前，卷积码在数传系统，尤其是在卫星通信、移动通信等领域已被广泛应用。 本论文对卷积码编码和Viterbi译码的设计原理及其FPGA实现方案进行了研究。同时，将交织和解交织技术应用于编码和解码的过程中。 首先，简要介绍了卷积码的基础知识和维特比译码算法的基本原理，并对硬判决译码和软判决译码方法进行了比较。其次，讨论了交织和解交织技术及其在纠错码中的应用。然后，介绍了FPGA硬件资源和软件开发环境Quartus Ⅱ，包括数字系统的设计方法和设计规则。再有，对基于FPGA的维特比译码器各个模块和相应算法实现、优化进行了研究。最后，在Quartus Ⅱ平台上对硬判决译码和软判决译码以及有无交织等不同情况进行了仿真，并根据仿真结果分析了维特比译码器的性能。 分析结果表明，系统的误码率达到了设计要求，从而验证了译码器设计的可靠性，所设计基于FPGA的并行Viterbi译码器适用于高速数据传输的场合。
上传时间： 2013-04-24
上传用户：tedo811
H.264/AVC是ITU-T和ISO联合推出的新标准，采用了近几年视频编码方面的先进技术，以较高编码效率和网络友好性成为新一代国际视频编码标准。 本文以实现D1格式的H.264/AVC实时编码器为目标，作者负责系统架构设计，软硬件划分以及部分模块的硬件算法设计与实现。通过对H.264/AVC编码器中主要模块的算法复杂度的评估，算法特点的分析，同时考虑到编码器系统的可伸缩性，可扩展性，本文采用了DSP+FPGA的系统架构。DSP充当核心处理器，而FPGA作为协处理器，针对编码器中最复杂耗时的模块一运动估计模块，设计相应的硬件加速引擎，以提供编码器所需要的实时性能。 H.264/AVC仍基于以前视频编码标准的运动补偿混合编码方案，其中一个主要的不同在于帧间预测采用了可变块尺寸的运动估计，同时运动向量精度提高到1/4像素。更小和更多形状的块分割模式的采用，以及更加精确的亚像素位置的预测，可以改善运动补偿精度，提高图像质量和编码效率，但同时也大大增加了编码器的复杂度，因此需要设计专门的硬件加速引擎。 本文给出了1/4像素精度的运动估计基于FPGA的硬件算法设计与实现，包括整像素搜索，像素插值，亚像素(1/2，1/4)搜索以及多模式选择(支持全部七种块分割模式)。设计中，将多处理器技术和流水线技术相结合，提供高性能的并行计算能力，同时，采用合理的存储器组织结构以提供高数据吞吐量，满足运算的带宽要求，并使编码器具有较好的可伸缩性。最后，在Modelsim环境下建立测试平台，完成了对整个设计的RTL级的仿真验证，并针对Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件进行优化，从而使工作频率最终达到134MHz，分析数据表明该模块能够满足编码器的实时性要求。
上传时间： 2013-07-24
上传用户：sn2080395
遥感图像在人类生活和军事领域的应用日益广泛，适合各种要求的遥感图像编码技术具有重要的现实意义。基于小波变换的内嵌编码技术已成为当前静止图像编码领域的主流，其中就包括基于分层树集合分割排序(Set Partitioning inHierarchical Trees，SPIHT)的内嵌编码算法。这种算法具有码流可随机获取以及良好的恢复图像质量等特性，因此成为实际应用中首选算法。随着对图像编码技术需求的不断增长，尤其是在军事应用领域如卫星侦察等方面，这种编码算法亟待转换为可应用的硬件编码器。 在静止图像编码领域，高性能的图像编码器设计一直是相关研究人员不懈追求的目标。本文针对静止图像编码器的设计作了深入研究，并致力于高性能的图像编码算法实现结构的研究，提出了具有创新性的降低计算量、存储量，提高压缩性能的算法实现结构，并成功应用于图像编码硬件系统中。这个方案还支持压缩比在线可调，即在不改变硬件框架的条件下可按用户要求实现16倍到2倍的压缩，以适应不同的应用需求。本文所做的工作包括了两个部分。 1．一种基于行的实时提升小波变换实现结构：该结构同时处理行变换和列变换，并且在图像边界采用对称扩展输出边界数据，使得图像小波变换时间与传统的小波变换相比提高了将近2.6倍，提高了硬件系统的实时性。该结构还合理地利用和调度内部缓冲器，不需要外部缓冲器，大大降低了硬件系统对存储器的要求。 2．一种采用左遍历的比特平面并行SPIHT编码结构：在该编码结构中，空间定位生成树采用深度优先遍历方式，比特平面同时处理极大地提高了编码速度。
上传时间： 2013-06-17
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可靠通信要求消息从信源到信宿尽量无误传输，这就要求通信系统具有很好的纠错能力，如使用差错控制编码。自仙农定理提出以来，先后有许多纠错编码被相继提出，例如汉明码，BCH码和RS码等，而C。Berrou等人于1993年提出的Turbo码以其优异的纠错性能成为通信界的一个里程碑。 然而，Turbo码迭代译码复杂度大，导致其译码延时大，故而在工程中的应用受到一定限制，而并行Turbo译码可以很好地解决上述问题。本论文的主要工作是通过硬件实现一种基于帧分裂和归零处理的新型并行Turbo编译码算法。论文提出了一种基于多端口存储器的并行子交织器解决方法，很好地解决了并行访问存储器冲突的问题。 本论文在现场可编程门阵列(FPGA)平台上实现了一种基于帧分裂和篱笆图归零处理的并行Turbo编译码器。所实现的并行Turbo编译码器在时钟频率为33MHz，帧长为1024比特，并行子译码器数和最大迭代次数均为4时，可支持8.2Mbps的编译码数掘吞吐量，而译码时延小于124us。本文还使用EP2C35FPGA芯片设计了系统开发板。该开发板可提供高速以太网MAC／PHY和PCI接口，很好地满足了通信系统需求。系统测试结果表明，本文所实现的并行Turbo编译码器及其开发板运行正确、有效且可靠。 本论文主要分为五章，第一章为绪论，介绍Turbo码背景和硬件实现相关技术。第二章为基于帧分裂和归零的并行Turbo编码的设计与实现，分别介绍了编码器和译码器的RTL设计，还提出了一种基于多端口存储器的并行子交织器和解交织器设计。第三章讨论了使用NIOS处理器的SOC架构，使用SOC架构处理系统和基于NIOSII处理器和uC／0S一2操作系统的架构。第四章介绍了FPGA系统开发板设计与调试的一些工作。最后一章为本文总结及其展望。
上传时间： 2013-04-24
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