包括了新型70MHz带通滤波器设计,40MHz带通滤波器设计实例 凡是有能力对信号频谱进行处理的装置都可以称为滤波器。在通信设备和各类系统中，滤波器应用极为广泛，滤波器的优劣直接决定产品的好坏，所以对滤波器的研究和生产一直备为关注。由于计算机技术、集成工艺和材料工业的发展，滤波器的发展也上了一个新台阶，并且朝高精度、低功耗、小体积方向发展。本文主要以中心频率为70MHz 带通滤波器为例，介绍如何采用Bessel函数[1]进行带通滤波器的设计，同时借助Pspice软件[2,3]强大的电路仿真功能对滤波器的波特图和群延迟进行仿真，以观测其效果。2 方案选择带通滤波器技术指标要求：带宽3dB 为4MHz，离中心频率± 4MHz 处最小衰减为14dB。在整个通带内时延不变。虽然目前最常用的滤波器设计方法是巴特沃斯、切比雪夫、椭圆函数等几种形式，但这些方法在设计70MHz 滤波器时，要通过变换以实现其带通，并且它们所设计的滤波器的群延迟特性在通带内呈现凹形波形，故在实际使用（如在广播，移动通信中的中频滤波，二次滤波）中要进行群延迟均衡，使设计步骤繁琐且使滤波电路复杂。采用Bessel 函数设计的带通滤设器具有最窄过渡带；在通带内时延均衡，电路所用的阶数最少；在实际的应用中电路容易调整；由于所有的节点谐振在相同的频率上，调谐比较简单；从经济性和制造容易程度来考虑，电容耦合电路最合适，而用Bessel 函数设计的滤波器正是电容耦合电路，故采用Bessel 函数进行滤波器的设计。
上传时间： 2013-10-27
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摘 要:用一种新的思路和方法,先计算低通、再计算高通滤波器的有关参数,然后组合成带通滤波器.关键词:滤波器;参数;新思路中图分类号: TN713. 5 文献识别码:B 文章编号:1008 - 1666 (1999) 04 - 0089 - 03A New Consideration of the Band Filter’s CalculationGuo Wencheng( S hao Yang B usiness and Technology school , S haoyang , Hunan ,422000 )Abstract :This essay deals with a new method of calculating the band filters - first calculatingthe relevant parameters of low - pass filters ,then calculating the ones of high - pass filters.Key words :filter ; parameters ;new considercation八十年代后,信息产业得到了迅猛发展. 带通滤波器在微波通信、广播电视和精密仪器设备中得到了广泛应用. 带通滤波器性能的优劣,对提高接收机信噪比,防止邻近信道干扰,提高设备的技术指标,有着十分重要的意义.我在长期的教学实践中,用切比雪夫型方法设计、计算出宽带滤波器集中参数元件的数据. 该滤波器可运用在检测微波频率的仪器和其他设备中. 再将其思路和计算方法介绍给大家,供参考.
上传时间： 2014-12-28
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利用Matlab里自带的DSP模块生成CCS的Projects的详细操作
上传时间： 2013-11-12
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本论文以MS320DM642数字信号处理器为核心，搭建了声源定位及摄像头自动控制的平台。论文中论述了：McASP的原理和应用方法；声波的A／D变换及采样模块设计以及该模块与DSP的接口设计；通过扩展存储器接口EMIF对DSP进行外部存储器扩展的设计以及地址空间配置；利用CPLD作为地址、数据总线管理模块的设计；UART串行传输模块设计；对FLASH的分页控制和程序代码烧写；以及通过RS485串行传输协议对摄像头进行控制的原理和程序设计。
上传时间： 2013-11-22
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04_使用Timequest约束和分析源同步电路
上传时间： 2013-10-30
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FPGA_DIY拨码开关实验源码
上传时间： 2013-10-09
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Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
标签： Verilog_HDL
上传时间： 2013-11-23
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介绍了多入多出-正交频分复用（MIMO-OFDM）系统，并分析了其发射机的实现原理。充分利用Altera公司Stratix系列现场可编程门阵列（FPGA）芯片和IP（知识产权）核，提出了一种切实可行的MIMO-OFDM基带系统发射机的FPGA实现方法。重点论述了适合于FPGA实现的对角空时分层编码（D-BLAST）的方法和实现原理以及各个主要模块的工作原理。并给出了其在ModelSim环境下的仿真结果。结果表明，本设计具有设计简单、快速、高效和实时性好等特点。
上传时间： 2013-10-13
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《基于Xilinx FPGA的OFDM通信系统基带设计》附带的代码
上传时间： 2014-01-10
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该信号源可输出正弦波、方波和三角波,输出信号的频率以数控方式调节,幅度连续可调。与传统信号源相比,该信号源具有波形质量好、精度高、设计方案简洁、易于实现、便于扩展与维护的特点。
上传时间： 2013-10-11
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