数字技术、电力电子技术以及控制论的进步推动弧焊电源从模拟阶段发展到数字阶段。数字化逆变弧焊电源不仅可靠性高、控制精度高而且容易大规模集成、方便升级，成为焊机的发展方向，推动了焊接产业的巨大发展。针对传统的埋弧焊电源存在的体积大、控制电路复杂、可靠性差等问题，本文提出了双逆变结构的焊机主电路实现方法和基于“MCU+DSP”的数字化埋弧焊控制系统的设计方案。 本文详细介绍了埋弧焊的特点和应用，从主电源、控制系统两个方面阐述了数字化逆变电源的发展历程，对数字化交流方波埋弧焊的国内外研究现状进行了深入探讨，设计了双逆变结构的数字化焊接系统，实现了稳定的交流方波输出。 根据埋弧焊的电弧特点和交流方波的输出特性，本文采用双逆变结构设计焊机主电路，一次逆变电路选用改进的相移谐振软开关，二次逆变电路选用半桥拓扑形式，并研究了两次逆变过程的原理和控制方式，进行了相关参数计算。根据主电路电路的设计要求，电流型PWM控制芯片UC3846用于一次逆变电路的控制并抑制变压器偏磁，选择集成驱动芯片EXB841作为二次逆变电路的驱动。 本课题基于“MCU+DSP”的双机主控系统来实现焊接电源的控制。其中主控板单片机ATmega64L主要负责送丝机和行走小车的速度反馈及闭环PI运算、电机PWM斩波控制以及过压、过流、过热等保护电路的控制。DSP芯片MC56F8323则主要负责焊接电流、焊接电压的反馈和闭环PI运算以及控制焊接时序，以确保良好的电源外特性输出。外部控制箱通过按键、旋转编码器进行焊接参数和焊接状态的给定，预置和显示各种焊接参数，快速检测焊机状态并加以保护。 主控板芯片之间通过SPI通讯，外部控制箱和主控板之间则通过RS—485协议交换数据。通过软件设计，实现焊接参数的PI调节，精确控制了焊接过程，并进行了抗干扰设计，解决了影响数字化埋弧焊电源稳定运行的电磁兼容问题。 系统分析了交流方波参数的变化对焊接效果的影响，通过对焊接电流、焊接电压的波形分析，证明了本课题设计的埋弧焊电源能够精确控制引弧、焊接、 收弧等焊接时序，并可以有效抑制功率开关器件的过流和变压器的偏磁问题，取得了良好的焊接效果。 最后，对数字化交流方波埋弧焊的控制系统和焊接试验进行了总结，分析了系统存在的问题和不足，并指出了新的研究方向。 关键词：埋弧焊；交流方波；数字化；逆变；软开关技术
上传时间： 2013-04-24
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在能源枯竭与环境污染问题日益严重的今天，风力发电已经成为绿色可再生能源的一个重要途径。双馈电机变速恒频(VSCF)发电是通过对转子绕阻的控制来实现的，而转子回路流动的功率是由发电机运行范围所决定的转差功率，因而可以将发电机的同步转速设定在整个运行范围的中间。如果系统运行的转差率范围为±30％，则最大转差功率仅为发电机额定功率的30％，因此交流励磁变换器的容量可大大减小，从而降低成本。该变换器如果加上良好的控制策略，则系统运行将具有优越的稳态和暂态运行性能，非常适用于风能这种随机性强的能源形式。本文对变速恒频双馈机风力发电系统的若干关键技术，如空载柔性并网、带载柔性并网、解列控制、最大功率点跟踪、电网电压不平衡运行、低电压故障穿越等问题进行了深入研究，论文的主要工作如下： 根据交流励磁变速恒频风力发电的运行特点，将电网电压定向的矢量控制方法应用在双馈发电机的并网发电控制上。研究了一种基于电网电压定向的双馈机变速恒频风力发电柔性并网控制策略，在变速条件下实现无电流冲击并网和输出有功、无功功率的解耦控制，建立了交流励磁发电机柔性并网及稳态运行的控制模型，对柔性并网及其逆过程的解列分别进行了仿真和实验研究。 提出了一种以向电网输送净电能最多为目标的最大功率点跟踪控制策略，在不检测风速情况下，能够自动寻找并跟随最大功率点，且不依赖风力机最佳功率特性曲线，提高了发电系统的净输出能力，具有良好的动、静态性能。仿真和实验结果证明了本控制策略的正确性和有效性。 对网侧变换器分别进行了幅相控制和直接电流控制策略的研究。结果表明：幅相控制策略简单实用，可以得到正弦波电流，且波形谐波小，实现了单位功率因数运行，但响应速度相对较慢；而直接电流控制策略具有网侧电流闭环控制，使网侧电流动、静态性能得到提高，实现对系统参数的不敏感，增强了电流控制系统的鲁棒性，但算法相对复杂。 在电网不平衡条件下，如果以传统的电网电压平衡控制策略设计PWM整流器，会使系统出现不正常的运行状态。为了提高三相PWM整流器的运行性能，本文对电网电压不平衡情况下三相PWM整流器运行控制策略进行了改进，研究了消除负序电流和抑制输入功率二次谐波的控制策略，实现了线电流正弦、负序输入电流为零及总无功功率输入为最小的目标。 为了提高VSCF风力发电系统的运行能力，本文对电网故障时双馈风力发电系统低电压穿越控制(LVRT)进行了研究，在不改变系统硬件结构的情况下，通过改变励磁控制策略来实现LVRT；在电网故障时使电机和变换器安全穿越故障，保持不脱网运行，提高系统的稳定性和安全性。
上传时间： 2013-07-09
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高速发展的DSP技术为语音信号处理领域提供了良好的发展平台，使得实时实现各种复杂的算法称为可能。G．729语音编码是国际电信联盟(ITU-T)于1996年获准通过的采用共轭结构代数码激励线性预测技术的具有8 kbit/s码速率的语音算法建议，广泛应用于数字移动通信、IP电话和数字卫星通信中。本文研究了G．729语音编码原理和在TMS320C5416定点DSP芯片上实时实现该编码器过程中的软、硬件设计。主要涉及有以下几方面内容： 1．介绍语音编码技术和DSP技术的发展概况。 2．研究了基于CELP结构的G．729编码的算法原理。 3．根据G．729声码器实时实现的需要，介绍硬件平台的组成，研究了系统软件的设计和基于算法和实时需要的软件优化。 4．利用DSP代码调试工具对系统性能进行分析，得出测试结果。
上传时间： 2013-07-11
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数字图像通信的最广泛的应用就是数字电视广播系统，与以往的模拟电视业务相比，数字电视在节省频谱资源、提高节目质量方面带来了一场新的革命，而与此对应的DVB（Digital Video Broadcasting）标准的建立更是加速了数字电视广播系统的大规模应用。DVB标准选定MPEG—2标准作为音频及视频的编码压缩方式，随后对MPEG—2码流进行打包形成TS流（transport stream），进行多个传输流复用，最后通过不同媒介进行传输。在DVB标准的传输系统中，无论是卫星传输，电缆传输还是地面传输，为了保障图像质量，使数字节目在传输过程中避免出现因受到各种信道噪声干扰而出现失真的现象，都采用了信道编码的方式来保护传输数据。信道编码是数字通信系统中一个必需的、重要的环节。 信道编码设计方案的优劣决定了DVB系统的成功与否，本文重点研究了DVB系统中的信道编码算法及其FPGA实现方案，主要进行了如下几项工作： 1）介绍了DVB系统信道编码的基本概念及特点，深入研究了DVB标准中信道编码部分的关键技术，并针对每个信道编码模块进行工作原理分析、算法分析。 2）根据DVB信道编码的特点，重点对信道编码中四个模块，包括扰码、RS编码、卷积交织编码和卷积编码的FPGA硬件实现算法进行了比较详细的分析，并阐述了每个模块及QPSK调制的设计方案及实现模块功能的程序流程。 3）在RS（204，188）编码过程中，利用有限域常数乘法器的特点，对编码器进行了优化，在很大程度上提高了编码效率，卷积交织器部分采用RAM移位法，实现起来更为简单且节省了FPGA器件内部资源。 4）设计以Altera公司的QuartusⅡ为开发平台，利用FPGA芯片EP1C6Q240C8完成了信道编码各模块及QPSK调制的硬件实现，通过Verilog HDL描述和时序仿真来验证算法的可行性，并给出系统设计中减少毛刺的方法，使系统更为稳定。最终的系统仿真结果表明该系统工作稳定，达到了DVB系统信道编码设计的要求。
上传时间： 2013-06-26
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随着信息时代的到来，用户对数据保护和传输可靠性的要求也在不断提高。由于信道衰落，信号经信道传输后，到达接收端不可避免地会受到干扰而出现信号失真。因此需要采用差错控制技术来检测和纠正由信道失真引起的信息传输错误。RS（Reed—Solomon）码是差错控制领域中一类重要的线性分组码，由于它编解码结构相对固定，性能强，不但可以纠正随机差错，而且对突发错误的纠错能力也很强，被广泛应用在数字通信、数据存储系统中，以满足对数据传输通道可靠性的要求。因此设计一款高性能的RS编解码器不但具有很大的应用意义，而且具有相当大的经济价值。 本文首先介绍了线形分组码及其子码循环码、BCH码的基础理论知识，重点介绍了BCH码的重要分支RS码的常用编解码算法。由于其算法在有限域上进行，接着介绍了有限域的有关理论。基于RS码传统的单倍结构，本文提出了一种八倍并行编码及九倍并行解码方案，并用Verilog HDL语言实现。其中编码器基于传统的线性反馈移位寄存器除法电路并进行八倍并行扩展，译码器关键方程求解模块基于修正的欧几里德算法设计了一种便于硬件实现的脉动关键方程求解结构，其他模块均采用九倍并行实现。由于进行了超前运算、流水线及并行处理，使编解码的数据吞吐量大为提高，同时延时更小。 本论文设计了C++仿真平台，并与HDL代码结果进行了对比验证。Verilog HDL代码经过modelsim仿真验证，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上进行综合验证以及静态时序分析，综合软件为QUATURSⅡ V8．0。验证及测试表明，本设计在满足编解码基本功能的基础上，能够实现数据的高吞吐量和低延时传输，达到性能指标要求。本论文在基于FPGA的RS（255，223）编解码器的高速并行实现方面的研究成果，具有通用性、可移植性，有一定的理论及经济价值。
上传时间： 2013-04-24
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对于H.264视频编码系统，虽然单纯用软件也可以实现整个编码过程，但是由于整个编码系统的算法复杂度很高，里面又有大量的数学运算，使得软件的计算能力差、速度慢，容易造成总线拥挤，所以单纯地依靠软件无法实现视频编码的要求。为了缩短整个编码的时间，提高编码系统的工作效率，有必要将软件中耗费时间和资源较多的模块用硬件来实现。本文正是基于上述的想法，通过使用FPGA丰富的内部资源来实现H.264的编码。本系统流程是首先使用视频解码芯片SAA7113将从摄像头传输过来的PAL制式数据转换为ITU656格式的数字视频数据，然后由FPGA读取并进行预测、变换和编码，最后将编码生成的码流通过USB接口发送到PC端进行解码和显示。
上传时间： 2013-06-30
上传用户：hehuaiyu
LDPC(Low Density Parity Check)码是一类可以用非常稀疏的校验矩阵或二分图定义的线性分组纠错码，最初由Gallager发现，故亦称Gallager码.它和著名Turbo码相似，具有逼近香农限的性能，几乎适用于所有信道，因此成为近年来信道编码界研究的热点。 LDPC码的奇偶校验矩阵呈现稀疏性，其译码复杂度与码长成线性关系，克服了分组码在长码长时所面临的巨大译码计算复杂度问题，使长编码分组的应用成为可能。而且由于校验矩阵的稀疏特性，在长的编码分组时，相距很远的信息比特参与统一校验，这使得连续的突发差错对译码的影响不大，编码本身就具有抗突发差错的特性。 本文首先介绍了LDPC码的基本概念和基本原理，其次，具体介绍了LDPC码的构造和各种编码算法及其生成矩阵的产生方法，特别是准循环LDPC码的构造以及RU算法、贪婪算法，并在此基础上采用贪婪算法对RU算法进行了改进。 最后，选用Altera公司的Stratix系列FPGA器件EPls25F67217，实现了码长为504的基于RU算法的LDPC编码器。在设计过程中，为节省资源、提高速度，在向量存储时采用稀疏矩阵技术，在向量相加时采用通过奇校验直接判定结果的方法，在向量乘法中，采用了前向迭代方法，避开了复杂的矩阵求逆运算。结果表明，该编码器只占用约10％的逻辑单元，约5％的存储单元，时钟频率达到120MHz，数据吞吐率达到33Mb/s，功能上也满足编码器的要求。
上传时间： 2013-06-09
上传用户：66wji
H.264/AVC是国际电信联盟与国际标准化组织/国际电工委员会联合推出的活动图像编码标准，简称H.264。作为最新的国际视频编码标准，H.264/AVC与MPEG-4、H.263等视频编码标准相比，性能有了很大的提高，并已在流媒体、数字电视、电话会议、视频存储等诸多领域得到广泛的应用。 本论文的研究课题是基于H.264/AVC视频编码标准的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自适应可变长编码)编码算法研究及FPGA实现。对于变换后的熵编码，H.264/AVC支持两种编码模式：基于上下文的可变长编码(CAVLC)和基于上下文的自适应算术编码(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，尽管CAVLC算法也是采用了VLC编码，但是同以往标准不同，它所有的编码都是基于上下文进行。这种方法比传统的查单一表的方法提高了编码效率，但也增加了设计上的困难。 作者在全面学习H.264/AVC协议和深入研究CAVLC编码算法的基础上，确定了并行编码的CAVLC编码器结构框图，并总结出了影响CAVLC编码器实现的瓶颈。针对这些瓶颈，对CAVLC编码器中的各个功能模块进行了优化设计，这些优化设计包括多参考块的表格预测法、快速查找表法、算术消除法等。最后，用Verilog硬件描述语言对所设计的CAVLC编码器进行了描述，用EDA软件对其主要功能模块进行了仿真，并在Cyclone II系列EP2C20F484的FPGA上验证了它们的功能。结果表明，该CAVLC编码器各编码单元的编码速度得到了显著提高且均能满足实时通信要求，为整个CAVLC编码器的实时通信提供了良好的基础。
上传时间： 2013-06-22
上传用户：diamondsGQ
在数字通信中，采用差错控制技术(纠错码)是提高信号传输可靠性的有效手段，并发挥着越来越重要的作用。纠错码主要有分组码和卷积码两种。在码率和编码器复杂程度相同的情况下，卷积码的性能优于分组码。 卷积码的译码方法主要有代数译码和概率译码。代数译码是基于码的代数结构；而概率译码不仅基于码的代数结构，还利用了信道的统计特性，能充分发挥卷积码的特点，使译码错误概率达到很小。 卷积码译码器的设计是由高性能的复杂译码器开始的，对于概率译码最初的序列译码，随着译码约束长度的增加，其译码错误概率可达到非常小。后来慢慢地向低性能的简单译码器演化，对不太长的约束长度，维特比(Viterbi)算法是非常实用的。维特比算法是一种最大似然的译码方法。当编码约束度不太大(小于等于10)或者误码率要求不太高(约10-5)时，Viterbi译码算法效率很高，速度很快，译码器也较简单。 目前，卷积码在数传系统，尤其是在卫星通信、移动通信等领域已被广泛应用。 本论文对卷积码编码和Viterbi译码的设计原理及其FPGA实现方案进行了研究。同时，将交织和解交织技术应用于编码和解码的过程中。 首先，简要介绍了卷积码的基础知识和维特比译码算法的基本原理，并对硬判决译码和软判决译码方法进行了比较。其次，讨论了交织和解交织技术及其在纠错码中的应用。然后，介绍了FPGA硬件资源和软件开发环境Quartus Ⅱ，包括数字系统的设计方法和设计规则。再有，对基于FPGA的维特比译码器各个模块和相应算法实现、优化进行了研究。最后，在Quartus Ⅱ平台上对硬判决译码和软判决译码以及有无交织等不同情况进行了仿真，并根据仿真结果分析了维特比译码器的性能。 分析结果表明，系统的误码率达到了设计要求，从而验证了译码器设计的可靠性，所设计基于FPGA的并行Viterbi译码器适用于高速数据传输的场合。
上传时间： 2013-04-24
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低压电力线通信(PLC)具有网络分布广、无需重新布线和维护方便等优点。近年来，低压电力线通信被看成是解决信息高速公路“最后一英里”问题的一种方案，在国内外掀起了一个新的研究热潮。电力线信道中不仅存在多径干扰和子信道衰落，而且还存在开关噪声和窄带噪声，因此在电力线通信系统中，信道编码是不可或缺的重要组成部分。 本文着重研究了在FPGA上实现OFDM系统中的信道编解码方案。其中编码端由卷积码编码器和交织器组成，解码端由Viterbi译码器和解交织器组成，同时为了与PC机进行通信，还在FPGA上做了一个RS232串行接口模块，以上所有的模块均采用硬件描述语言VerilogHDL编写。另外，峰值平均功率比(PAR)较大是OFDM系统所面临的一个重要问题，必须要考虑如何降低大峰值功率信号出现的概率。本文重点研究了三种降低PAR的方法：即信号预畸变技术、信号非畸变技术和编码技术。这三种方法各有优缺点，但是迄今为止还没有一种好方法能够彻底地解决OFDM系统中较高PAR的弊病。本论文内容安排如下：第一章介绍了课题的背景，可编程器件和OFDM技术的发展历程。第二章详细介绍了OFDM的原理以及实现OFDM所采用的一些技术细节。第三章详细介绍了本课题中信道编码的方案，包括信道编码的基本原理，组成结构以及方案中采用的卷积码和交织的原理及设计。第四章详细讨论了编码方案如何在FPGA上实现，包括可编程逻辑器件FPGA/CPLD的结构特点，开发流程，以及串口通信接口、编解码器的FPGA设计。第五章详细介绍了如何降低OFDM系统中的峰值平均功率比。最后，在第六章总结全文，并对课题中需要进一步完善的方面进行了探讨。
上传时间： 2013-04-24
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