常用芯片DIP SOT SOIC QFP电阻电容二极管等3D模型库 3D视图封装库 STEP后缀三维视图（154个）:050-9.STEP0805R.STEP1001-1.STEP1001-2.STEP1001-3.STEP1001-4.STEP1001-5.STEP1001-6.STEP1001-7.STEP1001-8.STEP103_1KV.STEP10X5JT.STEP1206R.STEP13PX2.STEP15PX2.STEP20P插针.STEP25V1000UF.STEP3296W.STEP35V2200UF.STEP3mmLED.STEP3mmLEDH.STEP3X3可调电阻.STEP400V0.1UF.STEP455.STEP630V0.1UF.STEP7805.STEP8P4R.STEPAXIAL-0.2-0.125W.STEPAXIAL-0.4-0.25W.STEPaxial-0.6-2W.STEPB-3528.STEPC-0805.STEPC06x18.STEPCAP-6032.STEPCH3.96 X2.STEPCH3.96-3P.STEPD-PAK.STEPDB25.STEPDC-30.STEPDIP14.STEPDIP16.STEPDIP6.STEPDIP8.STEPDO-214AA.STEPDO-214AB.STEPDO-214AC.STEPDO-41.STEPDO-41Z.STEPFMQ.STEPGNR14D.STEPH9700.STEPILI4981.STEPIN4007.STEPIN5408.STEPJP051-6P6C_02.STEPJQC-3F.STEPJS-1132-10.STEPJS-1132-11.STEPJS-1132-12.STEPJS-1132-13.STEPJS-1132-14.STEPJS-1132-15.STEPJS-1132-2.STEPJS-1132-3.STEPJS-1132-4.STEPJS-1132-5.STEPJS-1132-6.STEPJS-1132-7.STEPJS-1132-8.STEPJS-1132-9.STEPJS-1132R-2.STEPJS-1132R-3.STEPJS-1132R-4.STEPJS-1132R-5.STEPJS-1132R-6.STEPJS-1132R-7.STEPJS-1132R-8.STEPJZC-33F.STEPKBP210.STEPKE2108.STEPKF2510 X8.STEPKF301.STEPKF301x3.STEPKSD-9700.STEPLED5_BLUE.STEPLED5_GRE.STEPLED5_RED.STEPLED5_YEL.STEPLFCSP_WQ.STEPLQFP100.STEPLQFP48.STEPMC-146.STEPmolex-22-27-2021.STEPmolex-22-27-2031.STEPmolex-22-27-2041.STEPmolex-22-27-2051.STEPmolex-22-27-2061.STEPmolex-22-27-2071.STEPmolex-22-27-2081.STEPMSOP10.STEPMSOP8.STEPPA0630NOXOX-HA1.STEPPIN10.STEPPIN24.STEPPIN24A.STEPR 0805.STEPR0402.STEPR0603.STEPR0805.STEPR1206.STEPRA-15.STEPRA-20.STEPRS808.STEPSIP-3-3.96 22-27-2031.STEPSL-B.STEPSL-D.STEPSL-E.STEPSL-G.STEPSL-H.STEPSOD-123.STEPSOD-323.STEPSOD-523.STEPSOD-723.STEPSOD-80.STEPSOIC-8.STEPSOP-4.STEPSOP14.STEPSOP16.STEPSOP18.STEPSOT-89.STEPSOT223.STEPSOT23-3.STEPSOT23-5.STEPSSOP28.STEPTAJ-A.STEPTAJ-B.STEPTAJ-C.STEPTAJ-D.STEPTAJ-E.STEPTAJ-R.STEPTHB6064H.STEPTO-126.STEPTO-126X.STEPTO-220.STEPTO-247.STEPTO-252-3L.STEPTOSHIBA_11-4C1.STEPTSSOP-8.STEPTSSOP14-BOTTON.STEPTSSOP14.STEPTSSOP28.STEPUSB-A.STEPUSB-B.STEPWT.STEP
标签： 芯片 dip sot soic qfp 电阻 电容 二极管 封装
上传时间： 2021-11-21
上传用户：XuVshu
FPGA读取OV5640摄像头数据并通过VGA或LCD屏显示输出的Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, output cmos_scl, //cmos i2c clock inout cmos_sda, //cmos i2c data input cmos_vsync, //cmos vsync input cmos_href, //cmos hsync refrence,data valid input cmos_pclk, //cmos pxiel clock output cmos_xclk, //cmos externl clock input [7:0] cmos_db, //cmos data output cmos_rst_n, //cmos reset output cmos_pwdn, //cmos power down output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);
上传时间： 2021-12-18
上传用户：
基于FPGA设计的字符VGA LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明,通过字符转换工具将字符转换为 8 进制 mif 文件存放到单端口的 ROM IP 核中，再从ROM 中把转换后的数据读取出来显示到 VGA 上，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
上传时间： 2021-12-18
上传用户：
基于FPGA设计的vga显示测试实验Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;assign vga_out_hs = video_hs;assign vga_out_vs = video_vs;assign vga_out_r = video_r[7:3]; //discard low bit dataassign vga_out_g = video_g[7:2]; //discard low bit dataassign vga_out_b = video_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0(clk), .c0(video_clk));color_bar color_bar_m0( .clk(video_clk), .rst(~rst_n), .hs(video_hs), .vs(video_vs), .de(video_de), .rgb_r(video_r), .rgb_g(video_g), .rgb_b(video_b));endmodule
标签： fpga vga显示 verilog quartus
上传时间： 2021-12-19
上传用户：kingwide
ADS8329 Verilog fpga 驱动源码，2.7V 至 5.5V 16 位 1MSPS 串行模数转换器 ADC芯片ADS8329数据采集的verilog代码，已经用在工程中，可以做为你的设计参考。( input clock, input timer_clk_r, input reset, output reg sample_over, output reg ad_convn, input ad_eocn, output reg ad_csn, output reg ad_clk, input ad_dout, output reg ad_din, output reg [15:0] ad_data_lock);reg [15:0] ad_data_old;reg [15:0] ad_data_new; reg [19:0] ad_data_temp; reg [15:0] ad_data;reg [4:0] ad_data_cnt;reg [4:0] ad_spi_cnt; reg [5:0] time_dly_cnt; parameter [3:0] state_mac_IDLE = 0, state_mac_0 = 1, state_mac_1 = 2, state_mac_2 = 3, state_mac_3 = 4, state_mac_4 = 5, state_mac_5 = 6, state_mac_6 = 7, state_mac_7 = 8, state_mac_8 = 9, state_mac_9 = 10, state_mac_10 = 11, state_mac_11 = 12, state_mac_12 = 13, state_mac_13 = 14, state_mac_14 = 15; reg [3:0] state_curr;reg [3:0] state_next;
上传时间： 2022-01-30
上传用户：1208020161
spi 通信的master部分使用的verilog语言实现，可以做为你的设计参考。module spi_master(rstb,clk,mlb,start,tdat,cdiv,din, ss,sck,dout,done,rdata); input rstb,clk,mlb,start; input [7:0] tdat; //transmit data input [1:0] cdiv; //clock divider input din; output reg ss; output reg sck; output reg dout; output reg done; output reg [7:0] rdata; //received dataparameter idle=2'b00; parameter send=2'b10; parameter finish=2'b11; reg [1:0] cur,nxt; reg [7:0] treg,rreg; reg [3:0] nbit; reg [4:0] mid,cnt; reg shift,clr;
上传时间： 2022-02-03
上传用户：
反激式开关电源变压器设计的详细步骤85W反激变压器设计的详细步骤 1. 确定电源规格. 1).输入电压范围Vin=90—265Vac; 2).输出电压/负载电流:Vout1=42V/2A, Pout=84W 3).转换的效率=0.80 Pin=84/0.8=105W 2. 工作频率，匝比, 最低输入电压和最大占空比确定. Ｖmos*0.8>Vinmax+n(Vo+Vf)600*0.8>373+n(42+1)得n<2.5Vd*0.8>Vinmax/n+Vo400*0.8>373/n+42得n>1.34 所以n取1.6最低输入电压Vinmin=√[(Vacmin√2)* (Vacmin√2)-2Pin(T/2-tc)/Cin=(90√2*90√2-2*105*(20/2-3)/0.00015=80V取:工作频率fosc=60KHz, 最大占空比Dmax=n(Vo+Vf)/[n(Vo+Vf)+Vinmin]= 1.6(42+1)/[1.6(42+1)+80]=0.45 Ton(max)=1/f*Dmax=0.45/60000=7.5us 3. 变压器初级峰值电流的计算. Iin-avg=1/3Pin/Vinmin=1/3*105/80=0.4AΔIp1=2Iin-avg/D=2*0.4/0.45=1.78AIpk1=Pout/?/Vinmin*D+ΔIp1=84/0.8/80/0.45=2.79A 4. 变压器初级电感量的计算. 由式子Vdc=Lp*dip/dt,得: Lp= Vinmin*Ton(max)/ΔIp1 =80*0.0000075/1.78 =337uH 取Lp=337 uH 5.变压器铁芯的选择. 根据式子Aw*Ae=Pt*1000000/[2*ko*kc*fosc*Bm*j*?],其中: Pt(标称输出功率)= Pout=84W Ko(窗口的铜填充系数)=0.4 Kc(磁芯填充系数)=1(对于铁氧体), 变压器磁通密度Bm=1500Gs j(电流密度): j=4A/mm2;Aw*Ae=84*1000000/[2*0.4*1*60*103*1500Gs*4*0.80]=0.7cm4 考虑到绕线空间,选择窗口面积大的磁芯,查表: ER40/45铁氧体磁芯的有效截面积Ae=1.51cm2 ER40/45的功率容量乘积为 Ap = 3.7cm4 >0.7cm4 故选择ER40/45铁氧体磁芯. 6.变压器初级匝数 1).由Np=Vinmin*Ton/[Ae*Bm],得: Np=80*7.5*10n-6/[1.52*10n-4*0.15] =26.31 取 Np =27T 7. 变压器次级匝数的计算. Ns1(42v)=Np/n=27/1.6=16.875 取Ns1 = 17T Ns2(15v)=(15+1)* Ns1/(42+1)=6.3T 取Ns2 = 7T
上传时间： 2022-04-15
上传用户：
STC8系列 STC15系列STCMCU Protel_Altium原理图PCB器件封装库文件,包含了 STC15 系列和 STC8A、8F、8G、8H 系列 MCU 的电路图符号 库和 pcb 封装库。库文件是用 Altium designer 20.1.10 build 176 版制作的，同时另存为 4.0 和 5.0 版 本；用 protel99se 打开 4.0 版本后再另存为 3.0 版本。以便低版本的 altium 软件可以打 开或者导入，如 protel 99se。同样更高版本的 altium designer 请尝试直接打开或者导入。 尽管 3.0 版本的 PCB 库文件已经是用 protel99se 另存为得到的，但是反过来打开 3.0 版本的库还是可能偶尔出错，原因不明。建议直接打开 4.0 版本（protel99 所用的版本） 的库文件。AD原理图库文件器件列表： 85 个STC15F101W_SOP8_DIP8STC15F2K60S2_PDIP40 STC15F2K60S2_PLCC44 STC15F2K60S2_QFP32 STC15F2K60S2_QFP44STC15F2K60S2_SOP28_SKDIP28STC15F2K60S2_SOP32 STC15F2K60S2_TSSOP20STC15F408AD_QFP32STC15F408AD_SOP28_SKDIP28STC15W104SW_SOP16_DIP16STC15W10x_DIP8_SOP8_DFN8STC15W1K08PWM_LQFP32STC15W1K08PWM_SOP28STC15W1K16S_LQFP32 STC15W1K16S_LQFP44 STC15W1K16S_PDIP40STC15W1K16S_PLCC44 STC15W1K16S_SOP28_SKDIP28STC15W1K16S_SOP32 STC15W1K16S_TSSOP20STC15W1K20S-LQFP64 STC15W201S_SOP16_DIP16STC15W201S_SOP8 STC15W2K60S2_LQFP32STC15W2K60S2_LQFP44 STC15W2K60S2_PDIP40 STC15W2K60S2_PLCC44 STC15W2K60S2_SOP28_SKDIP28STC15W2K60S2_SOP32STC15W401AS_QFN28 STC15W401AS_SOP16_DIP16STC15W401AS_SOP20_DIP20 _TSSOP20STC15W401AS_SOP28_TSSOP28_SKDIP28STC15W404S_LQFP32_QFN32STC15W404S_LQFP44 STC15W404S_PDIP40STC15W404S_PLCC44 STC15W404S_SOP28_SKDIP28STC15W404S_SOP32 STC15W408AD_SOP16_DIP16STC15W408AD_SOP20_DIP20_LSSOP20STC15W408AD_SOP28_SKDIP28STC15W408S_LQFP32STC15W408S_LQFP44 STC15W408S_PDIP40 STC15W408S_PLCC44 STC15W408S_SOP28_SKDIP28STC15W408S_SOP32 STC15W4K60S4_LQFP32 STC15W4K60S4_LQFP44STC15W4K60S4_LQFP48 STC15W4K60S4_LQFP64 STC15W4K60S4_PDIP40 STC15W4K60S4_PLCC44 STC15W4K60S4_SOP28_SKDIP28STC15W4K60S4_SOP32 STC16F32K128-64PINSTC8A4K64S2A12_LQFP44STC8A4K64S2A12_LQFP48STC8A4K64S2A12_LQFP64STC8A4K64S2A12_PDIP40STC8A8K64S4A12_LQFP44STC8A8K64S4A12_LQFP48STC8A8K64S4A12_LQFP64STC8A8K64S4A12_PDIP40STC8F2K64S2_LQFP32 STC8F2K64S2_LQFP44 STC8F2K64S2_PDIP40 STC8F2K64S4_LQFP32 STC8F2K64S4_LQFP44 STC8F2K64S4_PDIP40STC8G1K08-QFN20 STC8G1K08-SOP16 STC8G1K08-SOP8 STC8G1K08-TSSOP20 STC8G1K08A-SOP8 STC8G1K08T-TSSOP20 STC8G2K64S2-48PINSTC8G2K64S4-48PIN STC8H1K08-QFN20 STC8H1K08-TSSOP20 STC8H1K28-32PIN STC8H8K64U-48PIN STC8H8K64U-64PIN AD PCB库文件封装列表： 31个DFN8(3x3mm)DFN8(4x4mm)DIP8DIP16DIP20DIP40LQFP32LQFP44LQFP48LQFP64LLQFP64SLQFP64S(12x12)LSSOP20PLCC44PQFP44QFN20(3x3mm)QFN28QFN32QFN32(4x4mm)QFN48QFN48(6X6mm)QFN64QFN64(8X8mm)SKDIP28SOP8SOP16SOP20SOP28SOP32TSSOP20TSSOP28
上传时间： 2022-04-16
上传用户：bluedrops
STC8H STC8G STC8A STC15W STC15F 系列原理图PCB器件封装库文件。包含了 STC15 系列和 STC8A、8F、8G、8H 系列 MCU 的电路图符号 库和 pcb 封装库。提供 protel/altium designer、pads/powerpcb 和 orcad capture 格式Protel/Altim designer： 库文件是用 Altium designer 20.1.10 build 176 版制作的，同时另存为 4.0 和 5.0 版 本；用 protel99se 打开 4.0 版本后再另存为 3.0 版本。以便低版本的 altium 软件可以打 开或者导入，如 protel 99se。同样更高版本的 altium designer 请尝试直接打开或者导入。 尽管 3.0 版本的 PCB 库文件已经是用 protel99se 另存为得到的，但是反过来打开 3.0 版本的库还是可能偶尔出错，原因不明。建议直接打开 4.0 版本（protel99 所用的版本） 的库文件。 Pads/powerpcb： 库文件是用 pads 9.5 版制作的，如果使用不同版本的软件，请尝试导入 txt 和 asc 文件。电路图导出的文件是 3.0 格式的 txt 文件；pcb 封装导出的是 powerpcb2005.2 版本 的 asc 文件。其他版本的 pads 软件可以导入 txt（电路图）和 asc（pcb 板图）文件后， 选中全部器件，然后另存为库文件即可。 用 powerpcb5.0 实测可行。 Orcad capture： 用 orcad capture 16.3 版制作的，只提供电路图符号库文件。2020.05.30 Version：1.0 1、修改了 protel/Altium designer 中 DFN8 封装的焊盘为多层的问题，改为 top 层。 2、调整了 protel/Altium designer 的 pcb 封装中心位置，统一为 pin 1。 3、修复了 pads/powerPCB 中 STC15W10x 和 STC15W201Sx 系列电路图符号不能 显示的问题。 4、pads/powerPCB 的电路图和 PCB 库不再提供导出文件*.ld，*.ln 等文件，改为包 含所有符号的电路图文件和所有封装的 PCB 电路板文件，并导出为低版本的 *.txt(电路图)和*.asc(电路板图)文件。以解决不同版本的兼容问题。
标签： stc8h stc8g stc8a stc15w stc15f
上传时间： 2022-04-16
上传用户：d1997wayne
1. 目的 规范产品的PCB焊盘设计工艺， 规定PCB焊盘设计工艺的相关参数，使得PCB 的设计满足可生产性、可测试性、安规、EMC、EMI 等的技术规范要求,在产品设计过程中构建产品的工艺、技术、质量、成本优势。 2. 适用范围本规范适用于空调类电子产品的PCB 工艺设计，运用于但不限于PCB 的设计、PCB 批产工艺审查、单板工艺审查等活动。本规范之前的相关标准、规范的内容如与本规范的规定相抵触的，以本规范为准3.引用/参考标准或资料TS-S0902010001 <〈信息技术设备PCB 安规设计规范〉>TS—SOE0199001 <〈电子设备的强迫风冷热设计规范〉〉TS—SOE0199002 〈<电子设备的自然冷却热设计规范>>IEC60194 〈<印制板设计、制造与组装术语与定义>> （Printed Circuit Board designmanufacture and assembly-terms and definitions)IPC—A-600F 〈<印制板的验收条件>〉 （Acceptably of printed board)IEC609504。规范内容4。1焊盘的定义 通孔焊盘的外层形状通常为圆形、方形或椭圆形。具体尺寸定义详述如下，名词定义如图所示。1) 孔径尺寸:若实物管脚为圆形：孔径尺寸(直径)=实际管脚直径+0。20∽0。30mm（8。0∽12。0MIL）左右；若实物管脚为方形或矩形：孔径尺寸（直径）=实际管脚对角线的尺寸+0.10∽0。20mm（4.0∽8。0MIL）左右。2) 焊盘尺寸： 常规焊盘尺寸=孔径尺寸（直径)+0.50mm（20.0 MIL)左右.…………
标签： PCB
上传时间： 2022-05-24
上传用户：canderile
