摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
上传用户：xg262122
W-RXM2013基于高性能ASK无线超外差射频接收芯片 设计，是一款完整的、体积小巧的、低功耗的无线接 收模块。 模块采用超高性价比ISM频段接收芯片设计 主要设定为315MHz-433MHz频段，标准传输速率下接 收灵敏度可达到-115dbm。并且具有行业内同类方案W-RXM2013 Micrel、SYNOXO、PTC等知名品牌的芯片所不具备的超强抗干扰能力。外围省去10.7M的中频 器件模块将芯片的使能脚引出，可作休眠唤醒控制，也可通过电阻跳线设置使能置高控制。 本公司推出该款模块力求解决客户开发产品过程中无线射频部分的成本压力，为客户提供 性能卓越价格优势突出的电子组件。模块接口采用金手指方式,方便生产及应用。天线输入部 分可以将接收天线焊接在模块上面，也可以通过接口转接至客户主机板上，应用非常灵活。 优势应用：机电控制板、电源控制板、高低温环境数据监测等复杂条件下 的控制指令的无线传输。 1.1 基本特性 λ ●省电模式下，低电流损耗 ●方便投入应用 ●高效的串行编程接口 ●工作温度范围：﹣40℃～＋85℃ ●工作电压：2.4~ 5.5 Volts. ●有效频率：250-348Mhz, 400-464Mhz ●灵敏度高（-115dbm）、功耗低在3.5mA@315MHz应用下 ●待机电流小于1uA，系统唤醒时间5ms（RF Input Power=-60dbm）
上传时间： 2013-10-08
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双频带印刷振子天线选择双T单极天线作为模型，将其极化分集到规定大小的FR_4的介质板上；通过HFSS仿真分析对分集后两个天线之间的影响，天线顶端水平带加载螺旋线对5GHz频带的影响等方面进行了研究。
上传时间： 2013-10-20
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用二端口S-参数来表征差分电路的特性■ Sam Belkin差分电路结构因其更好的增益，二阶线性度，突出的抗杂散响应以及抗躁声性能而越来越多地被人们采用。这种电路结构通常需要一个与单端电路相连接的界面，而这个界面常常是采用“巴伦”器件（Balun），这种巴伦器件提供了平衡结构-到-不平衡结构的转换功能。要通过直接测量的方式来表征平衡电路特性的话，通常需要使用昂贵的四端口矢量网络分析仪。射频应用工程师还需要确定幅值和相位的不平衡是如何影响差分电路性能的。遗憾的是，在射频技术文献中，很难找到一种能表征电路特性以及衡量不平衡结构所产生影响的好的评估方法。这篇文章的目的就是要帮助射频应用工程师们通过使用常规的单端二端口矢量网络分析仪来准确可靠地解决作为他们日常工作的差分电路特性的测量问题。本文介绍了一些用来表征差分电路特性的实用和有效的方法， 特别是差分电压，共模抑制（CMRR），插入损耗以及基于二端口S-参数的差分阻抗。差分和共模信号在差分电路中有两种主要的信号类型：差分模式或差分电压Vdiff 和共模电压Vcm（见图2）。它们各自的定义如下[1]：• 差分信号是施加在平衡的3 端子系统中未接地的两个端子之上的• 共模信号是相等地施加在平衡放大器或其它差分器件的未接地的端子之上。
上传时间： 2013-10-14
上传用户：叶山豪
重点讨论芯片级和PCB级射频电路设计和测试中经常遇到的阻抗匹配、接地、单端到差分转换、容差分析、噪声与增益和灵敏度、非线性和杂散波等关键问题。
上传时间： 2013-10-30
上传用户：924484786
OFDM信道估计(梳状导频)，差分检测对比仿真。 非常简单，清晰明了，适合OFDM初学者
上传时间： 2014-01-20
上传用户：zhuimenghuadie
，用MATLAB实现快跳频通信系统的仿真。主要应用了SIMULINK和COMMUNICATION BLOCKETS两个模块。整个设计包括了信源产生部分、发送部分、跳频调制部分、信道部分、接收部分和结果分析部分共六个模块，核心技术是伪随机序列的产生和频率合成器的设计，而关键技术是收发两端的伪随机码元的同步。伪随机码的产生用S－函数编程来开发自己的SIMULINK模块。同步的实现是收发两端采用相同的扩频脉冲触发。而且在设计中每个模块都采用了模块封装技术，从而简化了框图结构
标签： COMMUNICATION 分 BLOCKETS SIMULINK
上传时间： 2013-12-26
上传用户：ljt101007
跳频是按跳频序列随机改变一个信道所占有频道频率的技术。在GSM 系统中，可利用跳频技术频率分极和干扰分极的特点，改善网络质量。引入跳频技术，可保证在网络软拥塞不上升的情况下，频率复用度较小。
上传时间： 2017-08-18
上传用户：我们的船长
扩展频谱通信技术具有优良的抗干扰性能和多址组网性能，在军用通信 和民用通信中取得了广泛应用。扩频通信技术中的跳频通信技术，以其更强的 抗干扰能力，已成为军用抗干扰通信的主流技术，在GSM、Bluetooth 等民用 通信中也有大量的应用。
标签： 李少谦著
上传时间： 2015-04-27
上传用户：xiefuai
随着现代电子和通信技术的飞跃发展，信息交流越发频繁，各种各样电子电气设备已大大影响到各个领域的企业及家庭。在微波通信领域，随着微波技术的发展，功分器作为一个重要的器件，其性能对系统有不可忽略的影响，因此其研制技术也需要不断的改进本文首先对功分器的基本理论、性能指标作了简单介绍，然后阐述了一个具体的一分六功分器的设计思路和过程，并给出了设计的电路结构、仿真结果、最后制作了版图。本文还用到了HFSS，在功分器的具体电路结构建模、仿真优化和版图的生成上如何应用，在设计过程中文中都作出了相应的说明功分器是将输入信号功率分成相等或不相等的几路输出的一种多端口网络它广泛应用于雷达系统及天线的馈电系统中。功分器按照其功率分配比有相应的设计公式可较为容易的实现。等分功分器按其分配支路的数量可分为2n+1（奇）等分和2n（偶）等分两类。后者的设计方法相对简单，只需要在最基本的一分功分器上再等分即可。对于奇等分功分器，通常惯用的设计方法是先2（n+1）等分，然后其中一路加负载，这种设计方法虽然简便，可是有着结构受限，接负载端容易影响其它端口相幅的一致性，并且插损较大随着无线通信技术的快速发展，各种通讯系统的载波频率不断提高，小型化低功耗的高频电子器件及电路设计使微带技术发挥了优势。在射频电路和测量系统如混频器、功率放大器电路中的功率分配与耦合元件的性能将影响整个系统的通讯质量在通讯设备中，功分器有着非常广泛的应用，例如在相控阵雷达系统中，要将发射机功率分配到各个发射单元中去。实际中常需要将某一功率按一定比例分配到各分支电路中。功分器种类繁多，常见的功分器有变压器式、微带式或带状线式、波导式和铁氧体式，它们各有优缺点和使用场合。
标签： hfss
上传时间： 2022-04-05
上传用户：bluedrops
