Multisim仿真Multisim数电模电仿真实例源码100例,08数控本二 07.ms1010-10-4串联型直流稳压电路(2).ms724小时时钟（full）改.ms104位数字频率计.ms10559.ms10ADC电压显示1.ms12BIN2BCD电路.ms10FM解调.ms14FM解调.ms14 (Security copy)LED调光电路.pdsprjLM324简-易-电-子-琴-.ms10MC1496应用2.ms10Multisim 13.0仿真OP07CP两级放大.rarMUltisim 仿真作品集.zipOCL功率放大器电路.ms12OP07CP两级差动放大.ms13TL494 5V DC-DC.ms14UC3843升压控制电路.ms14UC3843芯片的DC-DC升压电路.ms14XUNKE936防静电焊台电路图.ms12zhongji电路.ms10三极管单按钮开关电路.ms10三极管线性稳压电路.ms10三相电源错相、断相保护电路.ms10乘法器.ms14交流电源防盗报警器.ms14交通信号灯_X.ms12交通灯（74LS163、74LS153、74LS74）.ms13倒计时定时器 (1).ms10倒计时定时器.ms10倒计时定时器A【74LS161 74LS192】.ms10六路20秒声光显示计分抢答器.ms14减法.ms12四种波形发生器-741.ms14四路20秒声光显示计分抢答器.ms14四路带计分系统抢答器.rar四路流水灯.ms10四阶带通滤波.ms14四阶带通滤波.ms14 (Security copy)多色流水灯.ms10字发生+共阳数码管显示电路.ms10小信号放大电路.ms10差分比例电路+比例放大.ms14抢答器 (1).ms10抢答器.ms10数字时钟设计2.ms12数字电子钟仿真电路图.ms10数字电子钟仿真电路图2X.ms10数字钟X.ms10数字频率计(带量程).ms14数字频率计.ms10李萨如图.ms10模拟打兵乓球电路.ms10汽车尾灯控制电路2.ms10汽车尾灯显示控制电路.ms10汽车指示灯设计孙昱.docx混沌电路.ms10火灾报警.jpg电容测量电路.ms10电机正反转接触器应用.ms12电路2.ms10电路3.ms10电风扇.ms10简易洗衣机.ms10简易洗衣机2.ms10简易洗衣机2当.ms14篮球30秒计时器_X.ms13设计1.ms14设计2.ms14设计2.ms14 (Security copy)设计201405292100八路抢答器.ms10设计201405301500骰子模拟电路.ms10设计201406252300多色流水灯.ms10设计21.ms14设计3.ms14设计3.ms14 (Security copy)路灯节能控制.ms10输出电压可调的稳压源.ms14输出电压可调的稳压源.ms14 (Security copy)锁相环.ms7音量控制电路.ms10音频IRF610耳放.ms13音频功率放大器.ms14
标签： multisim
上传时间： 2021-12-12
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FPGA读取OV5640摄像头数据并通过VGA或LCD屏显示输出的Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, output cmos_scl, //cmos i2c clock inout cmos_sda, //cmos i2c data input cmos_vsync, //cmos vsync input cmos_href, //cmos hsync refrence,data valid input cmos_pclk, //cmos pxiel clock output cmos_xclk, //cmos externl clock input [7:0] cmos_db, //cmos data output cmos_rst_n, //cmos reset output cmos_pwdn, //cmos power down output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b, //vga blue output sdram_clk, //sdram clock output sdram_cke, //sdram clock enable output sdram_cs_n, //sdram chip select output sdram_we_n, //sdram write enable output sdram_cas_n, //sdram column address strobe output sdram_ras_n, //sdram row address strobe output[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank address output[12:0] sdram_addr, //sdram address inout[15:0] sdram_dq //sdram data);
上传时间： 2021-12-18
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基于FPGA设计的字符VGA LCD显示实验Verilog逻辑源码Quartus工程文件+文档说明,通过字符转换工具将字符转换为 8 进制 mif 文件存放到单端口的 ROM IP 核中，再从ROM 中把转换后的数据读取出来显示到 VGA 上，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;wire osd_hs;wire osd_vs;wire osd_de;wire[7:0] osd_r;wire[7:0] osd_g;wire[7:0] osd_b;assign vga_out_hs = osd_hs;assign vga_out_vs = osd_vs;assign vga_out_r = osd_r[7:3]; //discard low bit dataassign vga_out_g = osd_g[7:2]; //discard low bit dataassign vga_out_b = osd_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0 (clk ), .c0 (video_clk ));color_bar color_bar_m0( .clk (video_clk ), .rst (~rst_n ), .hs (video_hs ), .vs (video_vs ), .de (video_de ), .rgb_r (video_r ), .rgb_g (video_g ), .rgb_b (video_b ));osd_display osd_display_m0( .rst_n (rst_n ), .pclk (video_clk ), .i_hs (video_hs ), .i_vs (video_vs ), .i_de (video_de ), .i_data ({video_r,video_g,video_b} ), .o_hs (osd_hs ), .o_vs (osd_vs ), .o_de (osd_de ), .o_data ({osd_r,osd_g,osd_b} ));endmodule
上传时间： 2021-12-18
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基于FPGA设计的vga显示测试实验Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。module top( input clk, input rst_n, //vga output output vga_out_hs, //vga horizontal synchronization output vga_out_vs, //vga vertical synchronization output[4:0] vga_out_r, //vga red output[5:0] vga_out_g, //vga green output[4:0] vga_out_b //vga blue );wire video_clk;wire video_hs;wire video_vs;wire video_de;wire[7:0] video_r;wire[7:0] video_g;wire[7:0] video_b;assign vga_out_hs = video_hs;assign vga_out_vs = video_vs;assign vga_out_r = video_r[7:3]; //discard low bit dataassign vga_out_g = video_g[7:2]; //discard low bit dataassign vga_out_b = video_b[7:3]; //discard low bit data//generate video pixel clockvideo_pll video_pll_m0( .inclk0(clk), .c0(video_clk));color_bar color_bar_m0( .clk(video_clk), .rst(~rst_n), .hs(video_hs), .vs(video_vs), .de(video_de), .rgb_r(video_r), .rgb_g(video_g), .rgb_b(video_b));endmodule
标签： fpga vga显示 verilog quartus
上传时间： 2021-12-19
上传用户：kingwide
FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明，使用 FPGA 内部的 FIFO 以及程序对该 FIFO 的数据读写操作。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz时钟 input rst_n //复位信号，低电平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO写数据wire wr_en; //FIFO写使能wire rd_en; //FIFO读使能wire[15:0] r_data; //FIFO读数据wire full; //FIFO满信号 wire empty; //FIFO空信号 wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///产生FIFO写入的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空， 开始写FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO满 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///产生FIFO读的数据always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO满, 开始读FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
上传时间： 2021-12-19
上传用户：20125101110
资料共9G，包括SDK源码，例程源码，各种图像处理，h264压缩例程源码，硬件cadence源工程，原理图，PCB，这份资料你拿去甚至可以直接投产，做项目开发更是不在话下
标签： 华为 hi3798cv200 开发板
上传时间： 2021-12-23
上传用户：fliang
资料共48G，包括SDK源码，例程源码，各种图像处理，h264压缩例程源码，硬件cadence源工程，原理图，PCB，这份资料你拿去甚至可以直接投产，做项目开发更是不在话下
上传时间： 2021-12-23
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STM8S103K3单片机设计太阳能控制器充电电路全套资料，包括Protel原理图PCB+软件源码程序及相关文档资料,，2层板设计，大小为75x60mm, 双面布局布线，可以做为你的设计参考。太阳能充电模块说明说明书版本：V1.1该说明书对应的硬件版本：12V/24V V1.0 一、 模块参数1、 系统电压： 12V/24V自动识别2、 额定充电电流：20A3、 提升充电电压：14.6V / 29.2V4、 直充充电电压：14.4V / 28.8V5、 浮充充电电压：13.6V / 27.2V6、 超压保护： 17V / 34V7、 欠压： 12V / 24V8、 过放： 11.1V / 22.2V9、 温度补偿： -4mV /℃/2V二、 系统连线请按下图连接，最好在蓄电池的正极出线口使用一个保险丝，防止蓄电池外线短路。三、 LED指示灯说明12V/24V太阳能电池板指示灯：常亮表示有光照；黑夜指示灯熄灭；快速闪烁表
标签： stm8s103k3 单片机
上传时间： 2022-01-28
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STC15单片机项目开发资料 ，包括软件源码和硬件原理图文件，13例KEIL软件设计工程源码,可供学习参考
上传时间： 2022-01-29
上传用户：得之我幸78
VERILOG基础程序例程 基础教程 初学代码 FPGA测试VERILOG源码,包括大量的设计实例，逻辑源码， 可以做为你的学习参考。
上传时间： 2022-01-31
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