当今的船用导航雷达具有数字化、多功能、高性能、多接口、网络化。同时要求具有高可靠性、高集成度、低成本，信号处理单元的小型化，产品更新周期短。要同时满足上述需求，高集成度的器件应用是必须的。同时开发周期要短，需求软件的可移植性要强，并且是模块化设计，现场可编程门阵列器件(FPGA)已经成为设计首选。 现场可编程门阵列是基于通过可编程互联连接的可配置逻辑块(CLB)矩阵的可编程半导体器件。与为特殊设计而定制的专用集成电路(ASIC)相对，FPGA可以针对所需的应用或功能要求进行编程。虽然具有一次性可编程(OTP)FPGA，但是主要是基于SRAM的，其可随着设计的演化进行重编程。CLB是FPGA内的基本逻辑单元。实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个由4或6个输入、一些选型电路(多路复用器等)和触发器组成的可配置开关矩阵。开关矩阵是高度灵活的，可以进行配置以便处理组合逻辑、移位寄存器或RAM。当今的FPGA已经远远超出了先前版本的基本性能，并且整合了常用功能(如RAM、时钟管理和：DSP)的硬(ASIC型)块。由于具有可编程特性，所以FPGA是众多市场的理想之选。它高集成度，以及用于设计的强大软件平台、IP核、在线升级可满足需求。 本文介绍了基于FPGA实现船用导航雷达数字信号处理的设计，这是一个具体的、已经完成并进行小批量生产的产品，对指导实践具有一定意义。
上传时间： 2013-04-24
上传用户：稀世之宝039
自上个世纪九十年代以来，我国著名学者、现中国科学院院士、清华大学陈难先教授等人使用无穷级数的Mobius反演公式解决了一系列重要的物理学中的逆问题，开创了应用、推广数论中的Mobius变换解决物理学中各种逆问题的巧妙方法，其工作在1990年当时就得到了世界著名的《NATURE》杂志的高度评价。 华侨大学苏武浔教授等则把Mobius变换的方法应用于几种常用波形(包括周期矩形脉冲，奇偶对称方波和三角波等)的傅立叶级数的逆变换运算，得到正、余弦函数及一般周期信号的各种常用波形的信号展开；并求得了与各种常用波形信号函数族相正交的函数族，以用于各展开系数的计算与信息的解调；而后把它们应用到通信系统中，提出了一种新的通信系统，即新型Chen-Mobius通信系统。 本文主要完成了两个方面的工作,Chen-Mobius多路通信系统的FPGA硬件设计实现和基于Chen-Mobius变换的语音加密双工通信系统的实现。首先，利用嵌入MATLAB\SIMULINK中的DSPBuilder软件对Chen-Mobius多路(四路和八路)通信系统进行仿真分析，对该系统在不同信噪比情况下的错误概率进行了计算，并绘出了信噪比-错误概率曲线；其次，利用DSPBuilder中的Signalcompiler将Chen-Mobius多路通信系统的主体模块(函数及积分器的产生等)转化成HDL硬件语言，后在QuartusⅡ软件平台上，结合利用VHDL编程的硬件程序模块(分频、延时、控制模块等)构架完整的Chen-Mobius通信系统，并对此系统设计综合、引脚分配、仿真验证、时序分析等；最后，在Altera公司的Stratix 芯片上，实现硬件的编程和下载，从而完成了Chen-Mobius多路通信系统的FPGA硬件实现。 另外，利用Chen-Mobius单路通信系统的调制、解调系统分别对语音信号进行加密与解密，在两块DE2的FPGA开发板上成功实现了基于Chen-Mobius变换的语音加密双工通信。完成本设计意义重大，它为今后Chen-Mobius通信系统应用于通信领域的各个方面，迈开坚实的一步。
标签： ChenMobius FPGA 通信系统 硬件实现
上传时间： 2013-07-24
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该项目——可自动分离对接的变形舞蹈机器人，可自由的进行多种形态的变化如四足机器人、四轮小车、双足直立机器人等，并且可以依靠电磁铁的磁连接自主实现机器人的连接与分离。 该项目是机电一体化的典型代表，也是自动化技术的展现，涉及的知识面极为广泛，包括机械结构的原理与设计、硬件电路的设计和程序的算法设计和实现。 其中机械结构的原理和设计又包括基本的外形设计、驱动装置选取与设计、传动结构的设计与制作。硬件电路设计包括430最小系统的设计、数字电源与模拟电源稳压模块的设计、电磁铁及舵机驱动电路的设计等。程序算法主要包括舵机调速及多路PWM输出的算法动作数据库的建立等。
上传时间： 2013-07-17
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八人同时抢答，抢答后会显示此人的分数。
上传时间： 2013-11-17
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该款立体声调制度监视仪/分析仪可以保证FM发射记优质工作和 FM 电台保持在最大的调制电平或对发射机的性能进行检测。根据全美和国际标准，该款监视仪特设频率合成的RF预选器，可按50KHZ档预选频率。精确 的 基带解调，PLL 立体声信道解码，线性相位滤波器，为监视调制度电平和性能的检测提供了全面的方便的测试。多路音频输入可供检测和外接失真仪。该款仪器外接天线时可与低电平 RF输入端连接，也可经传输线耦合到高电平 RF输入端。
上传时间： 2013-11-15
上传用户：skhlm
现代相控阵雷达为了保证空间功率合成精度需要高精度的雷达信号，设计实现了一种以AD9959为核心的高精度多通道雷达信号源。信号源利用多片AD9959产生32路正弦波、线性调频以及相位编码等多种信号形式，并设计采用AD8302对多路信号的幅度和相位进行检测与调整。该信号源已应用实际工程中，现场实验结果表明，该信号源系统产生的高频信号频率稳定度高、相位幅度一致性好，完全满足对信号源的性能指标的要求。
上传时间： 2013-11-22
上传用户：lo25643
设计由555、移位寄存器、D/A转换器、PLD等器件构成的多路序列信号输出和阶梯波输出的发生器电路，重点学习555、D/A转换器及可编程逻辑器件的原理及应用方法。用Proteus软件仿真；实验测试技术指标及功能、绘制信号波形。
上传时间： 2013-11-03
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摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
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高频磁放大器稳压电源的设计
上传时间： 2013-10-27
上传用户：Miyuki
多路输出电源设计
上传时间： 2013-12-25
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