Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。
上传时间： 2015-07-18
上传用户：yulg
有关时频分析做三维图形的源程序，该程序可以绘出信号，频率，以及时频三维图形，对信号的特性分析可以较好把握！
上传时间： 2014-01-08
上传用户：cjl42111
时频分析工具，自编的小程序，可以进行fft变换，和一些信号分析。
标签： 时频分析
上传时间： 2014-01-07
上传用户：dancnc
vhdl语言写的基数分频器，多平台，通过MODESIM仿真
上传时间： 2015-07-20
上传用户：541657925
多数位分频器.............................................可直接编译
上传时间： 2015-07-22
上传用户：whenfly
基于VHDL语言描述的一个分频器，根据端口值，可作为四分频，八分频等分频器使用。
上传时间： 2013-12-31
上传用户：集美慧
短波跳频信号协议仿真,考虑了 多径的影响,协议传输的准确性
上传时间： 2015-07-23
上传用户：jqy_china
双音多频驱动程序，用16为单片机控制，于永通过调制解调器通讯的场合
上传时间： 2015-07-23
上传用户：mpquest
104种清除木马方法,使你的系统免受木马的干扰,有兴趣者下载学习
上传时间： 2013-12-25
上传用户：jing911003
模块使用外部滤波器回路来抑制信号抖动和电磁干扰。滤波器回路由PLL接在滤波器输入引脚PLLF和PLLF2之间的电阻Rl和电容Cl、C2组成。电容 Cl、C2必须为无极性电容。在不同的振荡器频率下，R1、Cl、C2的取值不同，常用的参数组合如表l所列。PLL模块的电源引脚PLLVCCA分别通过磁珠和0.1μF的电容与数字电源引脚VDD和数字地引脚VSS连接，构成低通滤波电路，保证时钟模块的可靠供电。模块使用外部滤波器回路来抑制信号抖动和电磁干扰。滤波器回路由PLL接在滤波器输入引脚PLLF和PLLF2之间的电阻Rl和电容Cl、C2组成。电容 Cl、C2必须为无极性电容。在不同的振荡器频率下，R1、Cl、C2的取值不同，常用的参数组合如表l所列。PLL模块的电源引脚PLLVCCA分别通过磁珠和0.1μF的电容与数字电源引脚VDD和数字地引脚VSS连接，构成低通滤波电路，保证时钟模块的可靠供电。
上传时间： 2014-01-07
上传用户：ikemada
