计数,定时器应用.拨码开关一次只选一个..393作分频器用
上传时间： 2014-01-07
上传用户：lhw888
VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。
上传时间： 2013-11-29
上传用户：1079836864
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。
上传时间： 2016-06-14
上传用户：wpwpwlxwlx
一个基于CPLD/FPGA的半整数分频器的设计的文档资料
上传时间： 2016-07-13
上传用户：CHENKAI
好的分频器设计程序，有三个，二分频，八分频随便改，比较实用
上传时间： 2016-07-15
上传用户：songyue1991
该源码为VHDL语言编写的分频器，在W-4b教学平台上通过验证
上传时间： 2016-09-17
上传用户：erkuizhang
分频器，用于时钟信号的分频及倍频，供专业人事学习研究使用
标签： 分频器
上传时间： 2016-09-18
上传用户：caiiicc
用VERILOG HDL实现的任意 频率分频器源代码，是一个通用的程序
上传时间： 2014-01-07
上传用户：alan-ee
fredivn.vhd 偶数分频 fredivn1.vhd 奇数分频 frediv16.vhd 16分频 PULSE.vhd 数控分频器
上传时间： 2016-11-21
上传用户：zl5712176
该模块为分频器，将1KHZ的时钟频率分频成每分钟一次的时钟频率 事实上，该源码可以实现任意整数的分频，主要让N的值设置好相应的数字
上传时间： 2013-12-30
上传用户：xlcky
