遥测系统由发射机、发射天线、接收天线、接收机组成.就遥测发射系统而言,传统的模拟调制已经很成熟,模拟发射机是利用调制信号的变化来控制变容二极管的结电容容值的变化,从而改变压控振荡器的震荡频率来实现调频;模拟调制码速率、调制频偏都受变容二极管特性的限制,模拟调制功能单一、调制方式不可重组、单个系统调制频率不可改变,无法满足频率多变的需求;随着高速器件和软件无线电技术的发展,数字调制发射机具有调制中心频率可调、频偏可编程、调制方式可重组、调制码速率高、可实现较高的频响、可以与编码器合并扩展功能很强等优点,成为今后发射机的发展主流.本论文讨论了如何利用现场可编程器件FPGA结合Max+plusⅡ及VHDL语言,在遥测系统中实现了DDS+PLL+SSB模式的数字调制发射机.数字发射机设计主要包括方案选择、系统设计、硬件电路实现及VHDL设计四个部分.论文中首先分析了目前遥测系统中使用的模拟调制发射机的不足及数字调制发射机的优点,确定了发射机的设计方案;第二章介绍了电子设计自动化工具及数字电路设计方法;第三章详细讨论了组成发射机的各个部分的原理设计;第四章着重讨论了各个部分的硬件电路实现、VHDL实现部分及设计的测试结果;最后总结了设计中需要进一步研究的问题.
上传时间： 2013-04-24
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随着无线通信的应用日益广泛，无线通信系统的种类也越来越繁杂，但是由于不同通信系统的工作频段、调制方式、通信协议等原理结构上存在差异而极大限制了不同系统之间的互通。软件无线电摆脱了硬件体系结构的束缚，成为解决不同通信体制之间互操作问题和开展多种通信业务的最佳途径，具有巨大的商业和军事价值，被喻为无线电通信领域一次新的技术革命。 本文首先回顾了软件无线电的提出和发展现状，然后论述了软件无线电的基本理论和数学模型。在此理论和模型的基础上，设计了软件无线电接收机的硬件平台。该平台包括射频部分、中频处理部分和基带处理部分。射频部分由天线和无线接收机组成；中频部分先将接收机输出的模拟信号数字化，然后再通过FPGA实现下变频；基带部分主要由DSP和嵌入式系统组成，完成解调、同步等处理并可以进行一些其他的应用。其中的嵌入式系统的主处理器是基于ARM7-TDMI内核的LPC2200芯片，为了实现开发的方便在此芯片上移植了uC/OS-Ⅱ嵌入式时实内核。 软件无线电接收机是一个很庞大的体系，其中的数字下变频器DDC是一个非常关键的组成部分，在这部分中可方便的对接收频段、滤波器特性等进行编程控制，极大的提高了通信设备的性能和灵活性，因此本文的重点在于数字下变频器的设计与实现。实现下变频的方法有很多种，由于FPGA在速度和灵活性上的优势，其应用也越来越广泛，因此主要采用了居于领导地位的XILINX公司的SPATAN-Ⅱ芯片来实现数字下变频的功能。
上传时间： 2013-04-24
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本文提出了一种高速Viterbi译码器的FPGA实现方案。这种Viterbi译码器的设计方案既可以制成高性能的单片差错控制器，也可以集成到大规模ASIC通信芯片中，作为全数字接收的一部分。 本文所设计的Viterbi译码器采用了基四算法，与基二算法相比，其译码速率在理论上约提升一倍。加一比一选单元是Viterbi译码器最主要的瓶颈所在，本文在加一比一选模块中采用了全并行结构的设计方法，这种方法虽然增加了硬件的使用面积，却有效的提高了译码器的速率。在幸存路径管理部分采用了两路并行回溯的设计方法，与寄存器交换法相比，回溯算法更适用于FPGA开发设计。为了提高译码性能，减小译码差错，本文采用较大译码深度的回溯算法以保证幸存路径进行合并。实现了基于FPGA的误码测试仪，在FPGA内部完成误码验证和误码计数的工作。 与基于软件实现译码过程的DSP芯片不同，FPGA芯片完全采用硬件平台对Viterbi译码器加以实现，这使译码速率得到很大的提升。针对于具体的FPGA硬件实现，本文采用了硬件描述语言VHDL来完成设计。通过对译码器的综合仿真和FPGA实现验证了该方案的可行性。译码器的最高译码输出速率可以达到60Mbps。
上传时间： 2013-04-24
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一个很好用的adf4350寄存器配置软件，省却了您繁琐的计算寄存器值的时间
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随着空间科学任务的增加,需要处理的空间科学数据量激增,要求建立一个高速的空间数据连接网络.高速复接器作为空间飞行器星上网络的关键设备,其性能对整个空间数据网络的性能起着重要影响.该文阐述了利用先入先出存储器FIFO进行异步速率调整,应用VHDL语言和可编程门阵列FPGA技术,对多个信号源数据进行数据打包、信道选通调度和多路复接的方法.设计中,用VHDL语言对高速复接器进行行为级建模,为了验证这个模型,首先使用软件进行仿真,通过编写testbench程序模拟FIFO的动作特点,对程序输入信号进行仿真,在软件逻辑仿真取得预期结果后,继续设计硬件电路,设计出的实际电路实现了将来自两个不同速率的信源数据(1394总线数据和1553B总线数据)复接成一路符合CCSDS协议的位流业务数据.在实验调试中对FPGA的输出数据进行检验,同时对设计方法进行验证.验证结果完全符合设计目标.应用硬件可编程逻辑芯片FPGA设计高速复接器,大幅度提高了数据的复接速率,可应用于未来的星载高速数据系统中,能够完成在轨系统的数据复接任务.
上传时间： 2013-07-17
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变频器矢量控制及PID控制变频器矢量控制及PID控制
上传时间： 2013-04-24
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卷积码是无线通信系统中广泛使用的一种信道编码方式。Viterbi译码算法是一种卷积码的最大似然译码算法，它具有译码效率高、速度快等特点，被认为是卷积码的最佳译码算法。本文的主要内容是在FPGA上实现约束长度为9，码率为1/2，采用软判决方式的Viterbi译码器。 本文首先介绍了卷积码的基本概念，阐述了Viterbi算法的原理，重点讨论了决定Viterbi算法复杂度和译码性能的关键因素，在此基础上设计了采用“串-并”结合运算方式的Viterbi译码器，并在Altera EP1C20 FPGA芯片上测试通过。本文的主要工作如下： 1.对输入数据采用了二比特四电平量化的软判决方式，对欧氏距离的计算方法进行了简化，以便于用硬件电路方式实现。 2.对ACS运算单元采用了“串-并”结合的运算方式，和全并行的设计相比，在满足译码速度的同时，节约了芯片资源。本文中提出了一种路径度量值存储器的组织方式，简化了控制模块的逻辑电路，优化了系统的时序。 3.在幸存路径的选择输出上采用了回溯译码方法，与传统的寄存器交换法相比，减少了寄存器的使用，大大降低了功耗和设计的复杂度。 4.本文中设计了一个仿真平台，采用Modelsim仿真器对设计进行了功能仿真，结果完全正确。同时提出了一种在被测设计内部插入监视器的调试方法，巧妙地利用了Matlab算法仿真程序的输出结果，提高了追踪错误的效率。 5.该设计在Altera EP1C20 FPGA芯片上通过测试，最大运行时钟频率110MHz，最大译码输出速率10.3Mbps。 本文对译码器的综合结果和Altera设计的Viterbi译码器IP核进行了性能比较，比较结果证明本文中设计的Viterbi译码器具有很高的工程实用价值。
上传时间： 2013-07-23
上传用户：叶山豪
数字信息在有噪声的信道中传输时，受到噪声的影响，误码总是不可避免的。根据香农信息理论，只要使Es/N0足够大，就可以达到任意小的误码率。采用差错控制编码，即信道编码技术，可以在一定的Es/N0条件下有效地降低误码率。按照对信息元处理方式不同，信道编码分为分组码与卷积码两类。卷积码的k0和n0较小，实现最佳译码与准最佳译码更加容易。卷积码运用广泛，被ITU选入第三代移动通信系统，作为包括WCDMA，CDMA2000和TD-SCDMA在内的信道编码的标准方案。 本文研究了CDMA2000业务通道中的帧结构，对CDMA2000系统中的卷积码特性及维特比译码的性能限进行了分析，并基于MATLAB平台做了相应的译码性能仿真。我们设计了一种可用于CDMA2000通信系统的通用、高速维特比译码器。该译码器在设计上具有以下创新之处：(1)采用通用码表结构，支持可变码率；帧控制模块和频率控制器模块的设计中采用计数器、定时器等器件实现了可变帧长、可变数据速率的数据帧处理方式。(2)结合流水线结构思想，利用四个ACS模块并行运行，加快数据处理速度；在ACS模块中，将路径度量值存贮器的存储结构进行优化，防止数据读写的阻塞，缩短存储器读写时间，使译码器的处理速度更快。(3)为了防止路径度量值和幸存路径长度的溢出，提出了保护处理策略。我们还将设计结果在APEXEP20K30E芯片上进行了硬件实现。该译码器芯片具有可变的码率和帧长处理能力，可以运行于40MHZ系统时钟下，内部最高译码速度可达625kbps。本文所提出的维特比译码器硬件结构具有很强的通用性和高速性，可以方便地应用于CDMA2000移动通信系统。
上传时间： 2013-06-24
上传用户：lingduhanya
用c#编写的 音乐播放器播放源码 能实现基本本地音乐的播放功能-Written with c# music player, the local source to achieve basic music playback
上传时间： 2013-07-22
上传用户：6546544
AD/DA转化器，电子硬件工程师必备。比较基础的入门知识，一起分享一下。
上传时间： 2013-07-09
上传用户：科学怪人
