传统的卷积码和Turbo码直到今天仍有广泛的应用，但是在信息传输中都有一个明显的缺点,为了克服这个缺点，IEEE802.16d/e中引入了CTC（Convolutional Turbo Code）编码方案,该MATLAB代码完成了CTC码的编码与译码等过程，很有价值的^_^
上传时间： 2016-07-08
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卷积码的MATLAB仿真及其性能测试，包括卷积码的编码和VITERBI译码程序
上传时间： 2013-12-31
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(2,1,9)卷积编解码器，译码部分采用Vitebi译码算法，设计使用Verilog HDL语言，在Modelsim平台下仿真通过
上传时间： 2013-12-17
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crc和卷积码的实现，其中卷积码的译码采用维特比译码
上传时间： 2014-12-09
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LDPC码以其接近Shannon极限的优异性能在编码界引起了轰动，成为研究的热点。随着研究的不断深入和技术的发展，目前，LDPC码已经被多个通信系统定为信道编码方案，并被应用到第二代数字视频广播卫星(DVB—S2)通信系统中。由于LDPC码译码过程中所涉及的数据量庞大，译码时序控制复杂，如何实现LDPC码译码器成为了人们研究的重点。 论文以基于FPGA实现LDPC码译码器为研究目标，主要对译码算法选择、译码数据量化、定点数据表示方式、译码算法关键运算单元的FPGA设计和译码的时序控制进行了深入研究。首先分析了LDPC码的基本译码原理和常用译码算法。然后重点分析了BP算法、Log-BP算法、最小和算法和归一化最小和算法，并对四种译码算法的纠错性能和译码复杂度进行比较论证，选出适合硬件实现的译码方案。结合通信系统，对译码算法进行仿真分析，确定了译码算法的各个参数值和译码量化方案。 在系统仿真分析论证的基础之上，以归一化最小和译码算法为理论方案，利用硬件描述语言编写译码功能模块，并基于FPGA实现了固定译码长度的LDPC码译码器，利用MATLAB和Modelsim分别对译码器进行了功能验证和时序验证，最后模拟通信系统完成了译码器的硬件测试。
上传时间： 2013-04-24
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介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使用了VHDL语言完成译码器的设计与实现。测试表明，该译码器性能优良，适用于高速通信。
上传时间： 2013-10-17
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介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使用了VHDL语言完成译码器的设计与实现。测试表明，该译码器性能优良，适用于高速通信。
上传时间： 2013-12-13
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卷积码编码和维特比解码 当K为7 时 供大家参考Convolutional encoding and Viterbi decoding with k 7 rate 1 2
标签： Convolutional encoding decoding Viterbi
上传时间： 2013-12-22
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用VHDL实现卷积码编码，该码为（2.1.3）型卷积码。
上传时间： 2015-05-06
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使用该VHDL在仿真软件中实现RSC(递归系统卷积)码的编码以及解码硬件仿真
上传时间： 2013-12-16
上传用户：xuanchangri
