一个时钟分频模块,in verilog hdl
标签： verilog hdl in 时钟分频
上传时间： 2013-12-19
上传用户：笨小孩
键控加/减计数器,将20MHz系统时钟经分频器后可得到5M、1M、100K、10K、5K、1K、10Hz、1Hz
标签： 100K 10K 1Hz MHz
上传时间： 2014-01-17
上传用户：qweqweqwe
描述了48分频的功能的原理图，使用16位移位寄存器来实现
标签： 分频 原理图
上传时间： 2014-01-10
上传用户：litianchu
器件数据手册专辑 120册 2.15G计数器,分频器,锁存器,驱动器分册 338页 5.7M.pdf
标签：
上传时间： 2014-05-05
上传用户：时代将军
分频电路，大家互相学习，给给意见
标签： 分频电路
上传时间： 2015-06-03
上传用户：lzylzylzy
分频器的设计，十分简单好用。入门用户的好选择，不容错过。
标签： EDA VHDL 分频
上传时间： 2015-12-15
上传用户：519548978
用verilog实现了奇数和偶数不同的分频器设计
标签： verilog fpga 分频器
上传时间： 2016-07-11
上传用户：jhjjh
熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。并利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数自动循环显示，频率 10Hz。 此文件中含有试验分析报告和详细的VHDL模块文件及原理图。
标签： Quartus 分频器
上传时间： 2016-11-27
上传用户：我是李明澄
用verilog编写的三分频器代码，用modelsim测试没有问题，有问题请反馈给我
标签： verilog 三分频 代码
上传时间： 2017-02-26
上传用户：zhangqi
该文档为基于FPGA的分频器的设计与实现简介文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以下载看看………………
标签： fpga
上传时间： 2021-11-15
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