文中对工作在脉冲多普勒体制下的雷达导引头箔条回波进行了建模,并且分析了箔条回波的时域和频域特性。基于箔条的整体运动特性,采用非递归滤波器法对箔条回波的幅度特性和功率谱特性进行了仿真实现,仿真结果与理论相符。箔条回波模型可用于PD雷达导引头干扰技术研究领域和PD雷达导引头抗干扰性能评估。
上传时间： 2013-11-06
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包含了二叉树查找法，递归对半查找法，以及非对半查找法。
标签： 二叉树
上传时间： 2013-12-04
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在需要硬件实现对数运算的场合，其精度和速度是必须考虑的问题。目前硬件实现对数变换的方法主要有查表法、泰勒公式展开法和线性近似法。查表法所需要的存储单元随着精度的增加或输入值范围的增大而成指数增加；泰勒公式展开法需要乘法器，面积大不易实现；线性近似法的精度有限，且需要误差校正电路，实现较难。
上传时间： 2016-05-24
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高频化、高功率密度和高效率，是DC/DC变换器的发展趋势。传统的硬开关变换器限制了开关频率和功率密度的提高。移相全桥 PWM ZVS DC/DC变换器可以实现主开关管的wV5s，但滞后桥臂实现zwS的负载范围较小：整流二极管存在反向恢复问题不利于效率的提高：输入电压较高时，变换器效率较低，不适合输入电压高和有掉电维持时间限制的高性能开关电源。LLC串联谐振Dc/DC变换器是直流变换器研究领域的热点，可以较好的解决移相全桥 PWM ZVS DC/DC变换器存在的缺点。但该变换器工作过程较为复杂，难于设计和控制，目前尚处于研究阶段。本文以LLC串联谐振全桥DC/DC变换器作为研究内容。以下是本文的主要研究工作：对LLC串联谐振全桥DC/DC变换器的工作原理进行了详细研究，利用基频分量近似法建立了变换器的数学模型，确定了主开关管实现Zs的条件，推导了边界负载条件和边界频率，确定了变换器的稳态工作区域，推导了输入，输出电压和开关频率以及负载的关系。仿真结果证明了理论分析的正确性采用扩展描述函数法建立了变换器在开关频率变化时的小信号模型，在小信号模型的基础上分析了系统的稳定性，根据动态性能的要求设计了控制器。仿真结果证明了理论分析的正确性讨论了一台500w实验样机的主电路和控制电路设计问题，给出了设计步骤，可以给实际装置的设计提供参考。最后给出了实验波形和实验数据。实验结果验证了理论分析的正确性
标签： llc
上传时间： 2022-04-04
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高频化、高功率密度和高效率，是DC/DC变换器的发展趋势。传统的硬开关变换器限制了开关频率和功率密度的提高。移相全桥PWNZVSDC/DC变换器可以实现主开关管的ZVS，但滞后桥臂实现ZVS的负载范围较小：整流二极管存在反向恢复问题，不利于效率的提高；输入电压较高时，变换器效率较低，不适合输入电压高和有掉电维持时间限制的高性能开关电源。LLC串联谐振DC/DC变换器是直流变换器研究领域的热点，可以较好的解决移相全桥PWMZVSDC/DC变换器存在的缺点。但该变换器工作过程较为复杂，难于设计和控制，目前尚处于研究阶段。本文以LLC串联谐振全桥DC/DC变换器作为研究内容。以下是本文的主要研究工作：对LLC串联谐振全桥DC/DC变换器的工作原理进行了详细研究，利用基频分量近似法建立了变换器的数学模型，确定了主开关管实现ZVS的条件，推导了边界负载条件和边界频率，确定了变换器的稳态工作区域，推导了输入，输出电压和开关频率以及负载的关系。仿真结果证明了理论分析的正确性。采用扩展描述函数法建立了变换器在开关频率变化时的小信号模型，在小信号模型的基础上分析了系统的稳定性，根据动态性能的要求设计了控制器。仿真结果证明了理论分析的正确性。讨论了一台500m实验样机的主电路和控制电路设计问题，给出了设计步骤，可以给实际装置的设计提供参考。最后给出了实验波形和实验数据。实验结果验证了理论分析的正确性。
上传时间： 2022-07-21
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使用flash ActionScript實作Bezier curves,使用者可任意指定4個座標點去畫出相對應的貝氏曲線
标签： ActionScript Bezier curves flash
上传时间： 2014-09-01
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PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上传时间： 2013-10-22
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半導體的產品很多，應用的場合非常廣泛，圖一是常見的幾種半導體元件外型。半導體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。 從半導體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導體元件真正的的核心，是包覆在膠體或陶瓷內一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內部的晶片，圖三是以顯微鏡將內部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂，那是使用不當引發過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED，也就是發光二極體，其內部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負極的腳上，經由銲線連接正極的腳。當LED通過正向電流時，晶片會發光而使LED發亮，如圖六所示。 半導體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產品，稱為IC封裝製程，又可細分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節中將簡介這兩段的製造程序。
上传时间： 2014-01-20
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PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上传时间： 2013-11-17
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半導體的產品很多，應用的場合非常廣泛，圖一是常見的幾種半導體元件外型。半導體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array 雖然半導體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。 從半導體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導體元件真正的的核心，是包覆在膠體或陶瓷內一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內部的晶片，圖三是以顯微鏡將內部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂，那是使用不當引發過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。 圖四是常見的LED，也就是發光二極體，其內部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負極的腳上，經由銲線連接正極的腳。當LED通過正向電流時，晶片會發光而使LED發亮，如圖六所示。 半導體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產品，稱為IC封裝製程，又可細分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節中將簡介這兩段的製造程序。
上传时间： 2013-11-04
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