三位全加器的源代码，和测试代码，用Verilog HDL实现的！
上传时间： 2013-12-22
上传用户：erkuizhang
这是一个4位全加器，用一个1位半价做的一位全加，然后做成的四位半加。
标签： 全加器
上传时间： 2016-04-30
上传用户：上善若水
[VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现ADC0809的采样电路设计][15--DMA方式A/D采样控制电路设计][16--硬件电子琴][17--乐曲自动演奏][18--秒表][19--移位相加8位硬件乘法器][20--VGA图像显示控制器(彩条)][21--VGA图像显示控制器][22--等精度频率计][23--模拟波形发生器][24--模拟示波器][25--通用异步收发器(UART)][26--8位CPU设计(COP2000)]
上传时间： 2014-09-06
上传用户：han_zh
各种电子器件管脚图,THD-1型数字电路实验箱简介,门电路及参数测试,半加器、全加器,数据选择器,数码比较器,译码器和数码显示器,锁存器和触发器,中规模计数器,双向移位寄存器,三态门和数据总线,半导体存储器,多谐振荡器,单稳态触发器,CMOS门电路及集成施密特触发器,集成数模转换器(DAC),逐次渐进型模数转换器(ADC)
上传时间： 2013-12-19
上传用户：heart520beat
用VHDL语言采用串行方法实现用1位全加器实现4位全加器
上传时间： 2016-05-27
上传用户：hongmo
VHDL实现四位全加器，适合初学者，源程序下载
上传时间： 2013-12-30
上传用户：xsnjzljj
在EDA的MAX+PLUS II开发环境下用VHDL编写的全加器
上传时间： 2016-06-14
上传用户：tzl1975
双向控制全加器的VHDL实现 内含ISE工程文件
上传时间： 2014-01-22
上传用户：cjl42111
8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分积需要4个这个模块来实现。总共需要12个这样的模块。 4．Multiplier_full_add 这是一位的全加器，在实现部分积相加的时候，通过全加器的阵列来实现的。
标签： ultipler_quick_add booth 乘法器 测试
上传时间： 2016-07-12
上传用户：zhaiye
用VERILOG语言实现了全加器,可综合可仿真通过
上传时间： 2013-12-25
上传用户：love1314
