产品简介1.1 产品功能：1.1.1 本产品是手持万用在线编程机的简化版。保留了 ISP/IAP 的核心功能。LCD/键盘/内置存储器、加密性能相应弱化，以降低客户应用成本。1.1.2 下载盒可储存 1 个用户程序代码文件。1.1.3 下载盒可储存 1 个固件代码，分别支持不同系列单片机/ARM 芯片的脱机/离线下载和编程。 1.1.4 可支持意法半导体公司 STM32F系列芯片的脱机 ISP 烧录。1.1.5 支持 STM32F 系列芯片的脱机加密 IAP程序烧录/升级。1.1.6 支持 FreeScale HCS08 系列和 RS08 系列芯片的脱机 BDM 编程。1.1.7 支持 MicroChip 的 PIC12/PIC16/PIC18系列芯片的脱机 ICSP 编程。1.1.8 支持 AVR 系列 8 位单片机的脱机 ISP。1.1.9 本产品将不断升级，支持更多种类和型号的芯片。如果客户需要使用暂不支持的芯片，可向单片机在线编程网提出，本网可在优先开发对应芯片的支持固件。1.1.10 可内置干电池(4 节 7 号)供电，也可用电脑 USB 口供电，或选配USB口电源适配器1.2 产品销售清单：1.2.1 单片机下载盒 1 个。1.2.2 miniUSB 连接线一条。1.2.3 10PIN 转 6PIN 排线一根。1.2.4 说明书一本(即本文件，初期以电子文件形式提供)。1.2.5 10PIN-DB9 串口转换器一个(选配件)。1.2.6 USB 型电源适配器一个(选配件)。
上传时间： 2013-10-10
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Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
标签： Verilog_HDL
上传时间： 2013-11-23
上传用户：青春给了作业95
Spartan-3AN 器件带有可以用于储存配置数据的片上Flash 存储器。如果在您的设计中Flash 存储器没有与外部相连，那么Flash 存储器无法从I/O 引脚读取数据。由于Flash 存储器在FPGA 内部，因此配置过程中Spartan-3AN 器件比特流处于隐藏状态。这一配置成了设计安全的起点，因为无法直接从Flash 存储器拷贝设计。
上传时间： 2013-11-04
上传用户：sammi
随着无线网络快速成长，开始将现有的企业网络环境与无线局域网紧密地整合在一起。利用指纹的唯一性、成本低、储存空间小以及安全度高并容易使用等优点，提出了一套生物指纹特征技术来实现企业在无线局域网中的身份认证。该方法在企业在无线网络安全认证上有较大的实用价值。
上传时间： 2013-11-18
上传用户：642778338
根据桥式起重机的特点，建立了安全性评估指标体系。在模糊综合评判的基础上，引入BP神经网络，建立了起重机安全评估的模糊神经网络模型。采用改进的梯度下降动量BP算法对网络进行计算，克服了常用BP算法收敛速度较慢的缺点。通过神经网络的多次学习训练，评估因素权重得到了优化。研究结果表明：训练好的模糊神经网络很好地获得并储存了专家的知识、经验和判断，可将此网络应用于桥式起重机的安全性评估。
上传时间： 2013-10-12
上传用户：思索的小白
提出了一种手持式公交车收费及信息统计装置，根据乘客所乘坐路程来进行收费，而不是传统的分段式收费，同时可以统计各站上车人数，每站的下车人数以及目前车内人数等；然后通过无线数据传输模块还可以把车上的信息发送到站台上供等车的乘客参考，并且这种装置对于现存的公交卡也能进行读写，为市民绿色出行提供便利。此种装置能将公交车上的客流信息进行储存、汇总，通过对车流、人流的信息进行分析，还能方便公交车公司进行调度和统计。
上传时间： 2013-11-21
上传用户：cx111111
施耐德真空断路器说明书 概述 3 标准与规范 3 使用环境 3 型号说明 3 EV12s 真空断路器的电气性能 4 详细技术参数 5 外形尺寸 6 电气接线原理图 11 底盘车接地方式 15 EV12s 真空断路器与开关柜的配合尺寸 16 EV12s 简介 19 断路器外观 19 拆装箱说明 20 吊装 22 储存 / 运输 22 注意事项 22 断路器的基本使用方法 23 首次运行之前 27 操作方式 27 预防性维护 29 前言 29 断路器 29 故障检修 31 前言 31 备件的订货与更换 31 基本断路器备件 31 故障排除 33 故障诊断 33
上传时间： 2013-11-02
上传用户：牛津鞋
简单电子琴的51单片机程序 #include<reg51.h> //包含51单片机寄存器定义的头文件 sbit P14=P1^4; //将P14位定义为P1.4引脚 sbit P15=P1^5; //将P15位定义为P1.5引脚 sbit P16=P1^6; //将P16位定义为P1.6引脚 sbit P17=P1^7; //将P17位定义为P1.7引脚 unsigned char keyval; //定义变量储存按键值 sbit sound=P2^0; //将sound定义为P2.0 unsigned int C; //全局变量，储存定时器的定时常数 unsigned int f; //全局变量，储存音阶的频率 //以下是C调低音的音频宏定义 #define l_dao 262 //将“l_dao”宏定义为低音“1”的频率262Hz #define l_re 294 //将“l_re” 宏定义为低音“2”的频率294Hz #define l_mi 330 //将“l_mi” 宏定义为低音“3”的频率330Hz #define l_fa 349 //将“l_fa” 宏定义为低音“4”的频率349Hz #define l_sao 392 //将“l_sao”宏定义为低音“5”的频率392Hz #define l_la 440 //将“l_la” 宏定义为低音“6”的频率440Hz #define l_xi 494 //将“l_xi” 宏定义为低音“7”的频率494Hz //以下是C调中音的音频宏定义 #define dao 523 //将“dao”宏定义为低音“1”的频率Hz #define re 587 //将“re” 宏定义为低音“2”的频率Hz #define mi 659 //将“mi” 宏定义为低音“3”的频率Hz #define fa 698 //将“fa” 宏定义为低音“4”的频率Hz #define sao 784 //将“sao”宏定义为低音“5”的频率Hz #define la 880 //将“la” 宏定义为低音“6”的频率Hz #define xi 988 //将“xi” 宏定义为低音“7”的频率Hz
上传时间： 2013-11-09
上传用户：tian126vip
Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
标签： Verilog_HDL
上传时间： 2014-12-04
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Spartan-3AN 器件带有可以用于储存配置数据的片上Flash 存储器。如果在您的设计中Flash 存储器没有与外部相连，那么Flash 存储器无法从I/O 引脚读取数据。由于Flash 存储器在FPGA 内部，因此配置过程中Spartan-3AN 器件比特流处于隐藏状态。这一配置成了设计安全的起点，因为无法直接从Flash 存储器拷贝设计。
上传时间： 2013-10-31
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