给出了两种应用于两级CMOS 运算放大器的密勒补偿技术的比较,用共源共栅密勒补偿技术设计出的CMOS 运放与直接密勒补偿相比,具有更大的单位增益带宽、更大的摆率和更小的信号建立时间等优点,还可以在达到相同补偿效果的情况下极大地减小版图尺寸. 通过电路级小信号等效电路的分析和仿真,对两种补偿技术进行比较,结果验证了共源共栅密勒补偿技术相对于直接密勒补偿技术的优越性.
上传时间： 2013-10-14
上传用户：gengxiaochao
设计一种压控电压源型二阶有源低通滤波电路,并利用Multisim10仿真软件对电路的频率特性、特征参量等进行了仿真分析,仿真结果与理论设计一致,为有源滤波器的电路设计提供了EDA手段和依据。
上传时间： 2013-11-12
上传用户：名爵少年
直接数据频率合成器(DDS)因能产生频率捷变且残留相位噪声性能卓越而著称。另外，多数用户都很清楚DDS输出频谱中存在的杂散噪声，比如相位截断杂散以及与相位-幅度转换过程相关的杂散等。此类杂散是实际DDS设计中的有限相位和幅度分辨率造成的结果。
标签： 杂散噪声
上传时间： 2013-11-18
上传用户：shfanqiwei
关于相位噪声专题的信息有很多，包括相位噪声特性1、相位噪声测量方法2以及它对系统性能的影响3。众所周知，振荡器和时钟的相位噪声已成为导致现代无线电系统性能降低的因素之一。然而，大多数传统相位噪声分析仅将重点放在单载波无线电系统中正弦波信号的降低，而相位噪声对多载波接收机、宽带系统或数字无线电的影响则很少涉及。本应用笔记将讨论一些与数据采样系统相位噪声有关的鲜为人知的问题，主要是多载波无线电、宽带信号和欠采样无线电架构等
上传时间： 2013-10-30
上传用户：asdkin
模拟转换器性能不只依赖分辨率规格 大量的模数转换器(ADC)使人们难以选择最适合某种特定应用的ADC器件。工程师们选择ADC时，通常只注重位数、信噪比(SNR)、谐波性能，但是其它规格也同样重要。本文将介绍ADC器件最易受到忽视的九项规格，并说明它们是如何影响ADC性能的。 1. SNR比分辨率更为重要。 ADC规格中最常见的是所提供的分辨率，其实该规格并不能表明ADC器件的任何能力。但可以用位数n来计算ADC的理论SNR： 不 过工程师也许并不知道，热噪声、时钟抖动、差分非线性(DNL)误差以及其它参数异常都会限制ADC器件的SNR。对于高性能高分辨率转换器尤其如此。一 些数据表提供有效位数(ENOB)规格，它描述了ADC器件所能提供的有效位数。为了计算ADC的ENOB值，应把测量的SNR值放入上述公式，并求解 n。
上传时间： 2014-12-22
上传用户：z240529971
噪声系数(NF)是RF系统设计师常用的一个参数，它用于表征RF放大器、混频器等器件的噪声，并且被广泛用作无线电接收机设计的一个工具。许多优秀的通信和接收机设计教材都对噪声系数进行了详细的说明(例如参考文献1)，本文重点讨论该参数在数据转换器中的应用。
上传时间： 2013-11-05
上传用户：李彦东
零漂移放大器可动态校正其失调电压并重整其噪声密度。自稳零型和斩波型是两种常用类型，可实现 nV 级失调电压和极低的失调电压时间/温度漂移。放大器的 1/f 噪声也视为直流误差，也可一并消除。零漂移放大器为设计师提供了很多好处：首先，温漂和 1/f 噪声在系统中始终起着干扰作用，很难以其它方式消除，其次，相对于标准的放大器，零漂移放大器具有较高的开环增益、电源抑制比和共模抑制比，另外，在相同的配置下，其总输出误差低于采用标准精密放大器的输出误差
上传时间： 2013-11-23
上传用户：kristycreasy
提出了一种应用于CSTN-LCD系统中低功耗、高转换速率的跟随器的实现方案。基于GSMC±9V的0.18 μm CMOS高压工艺SPICE模型的仿真结果表明，在典型的转角下，打开2个辅助模块时，静态功耗约为35 μA；关掉辅助模块时，主放大器的静态功耗为24 μA。有外接1 μF的大电容时，屏幕上的充放电时间为10 μs；没有外接1μF的大电容时，屏幕上的充放电时间为13μs。验证表明，该跟随器能满足CSTN-LCD系统低功耗、高转换速率性能要求。
上传时间： 2013-11-18
上传用户：kxyw404582151
运算放大器集成电路，与其它通用集成电路一样，向低电压供电方向发展，普遍使用3V供电，目的是减少功耗和延长电池寿命。这样一来，运算放大器集成电路需要有更高的元件精度和降低误差容限。运算放大器一般位于电路系统的前端，对于时间和温度稳定性的要求是可以理解的，同时要改进电路结构和修调技术。当前，运算放大器是在封装后用激光修调和斩波器稳定技术，这些办法已沿用多年并且行之有效，它们仍有改进的潜力，同时近年开发成功的数字校正技术，由于获得成功和取得实效，几家运算放大器集成电路生产商最近公开了它们的数字修调技术，本文简介如下。
上传时间： 2013-11-17
上传用户：妄想演绎师
摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
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