Hyperlynx仿真应用:阻抗匹配.下面以一个电路设计为例，简单介绍一下PCB仿真软件在设计中的使用。下面是一个DSP硬件电路部分元件位置关系(原理图和PCB使用PROTEL99SE设计)，其中DRAM作为DSP的扩展Memory(64位宽度，低8bit还经过3245接到FLASH和其它芯片)，DRAM时钟频率133M。因为频率较高，设计过程中我们需要考虑DRAM的数据、地址和控制线是否需加串阻。下面，我们以数据线D0仿真为例看是否需要加串阻。模型建立首先需要在元件公司网站下载各器件IBIS模型。然后打开Hyperlynx,新建LineSim File(线路仿真—主要用于PCB前仿真验证)新建好的线路仿真文件里可以看到一些虚线勾出的传输线、芯片脚、始端串阻和上下拉终端匹配电阻等。下面，我们开始导入主芯片DSP的数据线D0脚模型。左键点芯片管脚处的标志，出现未知管脚，然后再按下图的红线所示线路选取芯片IBIS模型中的对应管脚。 3http://bbs.elecfans.com/ 电子技术论坛 http://www.elecfans.com 电子发烧友点OK后退到“ASSIGN Models”界面。选管脚为“Output”类型。这样，一样管脚的配置就完成了。同样将DRAM的数据线对应管脚和3245的对应管脚IBIS模型加上(DSP输出，3245高阻，DRAM输入)。下面我们开始建立传输线模型。左键点DSP芯片脚相连的传输线，增添传输线，然后右键编辑属性。因为我们使用四层板，在表层走线，所以要选用“Microstrip”，然后点“Value”进行属性编辑。这里，我们要编辑一些PCB的属性，布线长度、宽度和层间距等，属性编辑界面如下：再将其它传输线也添加上。这就是没有加阻抗匹配的仿真模型(PCB最远直线间距1.4inch，对线长为1.7inch)。现在模型就建立好了。仿真及分析下面我们就要为各点加示波器探头了，按照下图红线所示路径为各测试点增加探头：为发现更多的信息，我们使用眼图观察。因为时钟是133M，数据单沿采样，数据翻转最高频率为66.7M，对应位宽为7.58ns。所以设置参数如下：之后按照芯片手册制作眼图模板。因为我们最关心的是接收端(DRAM)信号，所以模板也按照DRAM芯片HY57V283220手册的输入需求设计。芯片手册中要求输入高电平VIH高于2.0V，输入低电平VIL低于0.8V。DRAM芯片的一个NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信号(不长于3ns)：按下边红线路径配置眼图模板：低8位数据线没有串阻可以满足设计要求，而其他的56位都是一对一，经过仿真没有串阻也能通过。于是数据线不加串阻可以满足设计要求，但有一点需注意，就是写数据时因为存在回冲，DRAM接收高电平在位中间会回冲到2V。因此会导致电平判决裕量较小，抗干扰能力差一些，如果调试过程中发现写RAM会出错，还需要改版加串阻。
上传时间： 2013-11-05
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要搞清楚单片机与PLC的异同，首先得明确什幺是单片机，什幺是PLC。对此，我们简要回顾一下计算机的发展历程也许有帮助，按计算机专家的原始定义，计算机系统由五大部分--即控制单元（CU）、算术运算单元（ALU）、存储器（Memory）、输入设备（Input）、输出设备（Output）组成。早期计算机（晶体管的或集成电路的，不包括电子管的）的CU或ALU由一块甚至多块电路板组成，CU和ALU是分离的，随着集成度的提高，CU和ALU合在一块就组成了中央处理单元（CPU）,接着将CPU集成到单块集成电路中就产生MPU或MCU,出现了如Intel4004、8008、8080，8085、8086、8088、Z80等MPU。此后，MPU的发展产生了两条分支，一支往高性能、高速度、大容量方向发展，典型芯片如：Intel80186、286、386、486、586、P2、P3、P4等，速度从4.7MHz到现在的3.2GHz。另一支则往多功能方向发展，将存储器(ROM、PROM、EPROM、EEPROM、FLASHROM、SRAM等)、输入/出接口（Timer/Counter、PWM、ADC/DAC、UART、IIC、SPI、RTC、PCA、FPGA等）全部集成在一块集成电路中而成为SOC。依愚之见，这就是当今广泛应用的单片计算机，简称单片机。这一分支可谓品种繁多，位宽从8位到32位，引脚数从6个到几百个，工作频率从几十KHz到几百MHz,体系结构既有CISC也有RISC,数不胜数。常用的有MCS-51系列、MCS-96系列、PIC系列、AVR系列、ARM7/9系列、TMS320系列、MSP430系列、MOTOROLA众多的单片机等等。
上传时间： 2013-10-16
上传用户：jjj0202
目前随着制造工艺和设计能力的提高，各种微控制器层出不穷，并且在各个厂家的竞争下，微控制器价格也不断下降，性能不断增强，并广泛的应用到了工业和消费电子中。特别是近几年在消费类电子产品中几乎都可以找到单片机（微控制器）的踪迹。其中以8位机（内部总线位宽为8位）最为常见，其中典型的厂家有：
上传时间： 2013-10-13
上传用户：wuchunwu
SDRAM的原理和时序 SDRAM内存模组与基本结构 我们平时看到的SDRAM都是以模组形式出现，为什么要做成这种形式呢？这首先要接触到两个概念：物理Bank与芯片位宽。1、 物理Bank 传统内存系统为了保证CPU的正常工作，必须一次传输完CPU在一个传输周期内所需要的数据。而CPU在一个传输周期能接受的数 据容量就是CPU数据总线的位宽，单位是bit（位）。当时控制内存与CPU之间数据交换的北桥芯片也因此将内存总线的数据位宽 等同于CPU数据总线的位宽，而这个位宽就称之为物理Bank（Physical Bank，下文简称P-Bank）的位宽。所以，那时的内存必须要组织成P-Bank来与CPU打交道。资格稍老的玩家应该还记 得Pentium刚上市时，需要两条72pin的SIMM才能启动，因为一条72pin -SIMM只能提供32bit的位宽，不能满足Pentium的64bit数据总线的需要。直到168pin-SDRAM DIMM上市后，才可以使用一条内存开机。不过要强调一点，P-Bank是SDRAM及以前传统内存家族的特有概念，RDRAM中将以通道（Channel）取代，而对 于像Intel E7500那样的并发式多通道DDR系统，传统的P-Bank概念也不适用。2、 芯片位宽 上文已经讲到SDRAM内存系统必须要组成一个P-Bank的位宽，才能使CPU正常工作，那么这个P-Bank位宽怎么得到呢 ？这就涉及到了内存芯片的结构。 每个内存芯片也有自己的位宽，即每个传输周期能提供的数据量。理论上，完全可以做出一个位宽为64bit的芯片来满足P-Ban k的需要，但这对技术的要求很高，在成本和实用性方面也都处于劣势。所以芯片的位宽一般都较小。台式机市场所用的SDRAM芯片 位宽最高也就是16bit，常见的则是8bit。这样，为了组成P-Bank所需的位宽，就需要多颗芯片并联工作。对于16bi t芯片，需要4颗（4×16bit=64bit）。对于8bit芯片，则就需要8颗了。以上就是芯片位宽、芯片数量与P-Bank的关系。P-Bank其实就是一组内存芯片的集合，这个集合的容量不限，但这个集合的 总位宽必须与CPU数据位宽相符。随着计算机应用的发展，
上传时间： 2013-11-04
上传用户：zhuimenghuadie
电子发烧友讯： 飞思卡尔是全球嵌入式处理解决方案、高级汽车电子、消费电子、工业控制和网络市场的领导者。从微处理器和微控制器到传感器、模拟集成电路(IC)和连接，我们的技术为创新奠定基础，构建更加环保、安全、健康和互连的世界 MC9S12XHY系列是飞思卡尔公司的经过优化的，汽车16位微控制器产品系列，具有低成本，高性能的特点。该系列是联接低端16位微控制器(如：MC9S12HY系列)，和高性能32位解决方案的桥梁。MC9S12XHY系列定位于低端汽车仪器群集应用，它包括支持CAN和LIN/J2602通信，并传送典型的群集请求，如步进失速检测(SSD)和LCD驱动器的步进电机控制。 MC9S12XHY系列具有16位微控制器的所有优点和效率，同时又保持了飞思卡尔公司现有的8位和16位MCU系列的优势，即低成本、低功耗、EMC和代码尺寸效率等优点。与MC9S12HY系列相同，MC9S12XHY系列可以运行16位宽的访问，而不会出现外设和存储器的等待状态。MC9S12XHY系列为100引脚LQFP和112引脚LQFP封装，旨在最大限度地与100LQFP，MC9S12HY系列兼容。除了每个模块具有I/O端口外，还可提供更多的，具有中断功能的I/O端口，具有从停止或等待模式唤醒功能。 图1 MC9S12XHY系列方框图截图
上传时间： 2014-12-31
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Hyperlynx仿真应用:阻抗匹配.下面以一个电路设计为例，简单介绍一下PCB仿真软件在设计中的使用。下面是一个DSP硬件电路部分元件位置关系(原理图和PCB使用PROTEL99SE设计)，其中DRAM作为DSP的扩展Memory(64位宽度，低8bit还经过3245接到FLASH和其它芯片)，DRAM时钟频率133M。因为频率较高，设计过程中我们需要考虑DRAM的数据、地址和控制线是否需加串阻。下面，我们以数据线D0仿真为例看是否需要加串阻。模型建立首先需要在元件公司网站下载各器件IBIS模型。然后打开Hyperlynx,新建LineSim File(线路仿真—主要用于PCB前仿真验证)新建好的线路仿真文件里可以看到一些虚线勾出的传输线、芯片脚、始端串阻和上下拉终端匹配电阻等。下面，我们开始导入主芯片DSP的数据线D0脚模型。左键点芯片管脚处的标志，出现未知管脚，然后再按下图的红线所示线路选取芯片IBIS模型中的对应管脚。 3http://bbs.elecfans.com/ 电子技术论坛 http://www.elecfans.com 电子发烧友点OK后退到“ASSIGN Models”界面。选管脚为“Output”类型。这样，一样管脚的配置就完成了。同样将DRAM的数据线对应管脚和3245的对应管脚IBIS模型加上(DSP输出，3245高阻，DRAM输入)。下面我们开始建立传输线模型。左键点DSP芯片脚相连的传输线，增添传输线，然后右键编辑属性。因为我们使用四层板，在表层走线，所以要选用“Microstrip”，然后点“Value”进行属性编辑。这里，我们要编辑一些PCB的属性，布线长度、宽度和层间距等，属性编辑界面如下：再将其它传输线也添加上。这就是没有加阻抗匹配的仿真模型(PCB最远直线间距1.4inch，对线长为1.7inch)。现在模型就建立好了。仿真及分析下面我们就要为各点加示波器探头了，按照下图红线所示路径为各测试点增加探头：为发现更多的信息，我们使用眼图观察。因为时钟是133M，数据单沿采样，数据翻转最高频率为66.7M，对应位宽为7.58ns。所以设置参数如下：之后按照芯片手册制作眼图模板。因为我们最关心的是接收端(DRAM)信号，所以模板也按照DRAM芯片HY57V283220手册的输入需求设计。芯片手册中要求输入高电平VIH高于2.0V，输入低电平VIL低于0.8V。DRAM芯片的一个NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信号(不长于3ns)：按下边红线路径配置眼图模板：低8位数据线没有串阻可以满足设计要求，而其他的56位都是一对一，经过仿真没有串阻也能通过。于是数据线不加串阻可以满足设计要求，但有一点需注意，就是写数据时因为存在回冲，DRAM接收高电平在位中间会回冲到2V。因此会导致电平判决裕量较小，抗干扰能力差一些，如果调试过程中发现写RAM会出错，还需要改版加串阻。
上传时间： 2013-12-17
上传用户：debuchangshi
参数化FFT源代码，点数和位宽可变，内附testbench和说明文档
上传时间： 2013-12-19
上传用户：cjl42111
数字音频实验测试工程，程序演示了通过I2C 总线对 TLV320AIC23 芯片的控制，各种音频环路，多种采样频率，DMA 音频采集和输出等 测试。程序中有详尽的说明。TLV320AIC23 的控制HDL模块Freedev_aic23 的7 号 寄存器提供了读和写两个端口，分别连接到数字音频芯片的AD 和DA 通道，每次可 读出和写入一个32 位宽的数据，分别是16 位左声道和16 位右声道的采样值。每 次数据就是一次采样的结果。如果是48K 采样率，那么每个数据时间间隔就是 1/48000。在这个工程基础上可以输出我们的特殊处理的数据，如正弦波数据，就 可以输出（LOUT）正弦波信号。
上传时间： 2015-12-14
上传用户：bruce5996
。介绍了内插器和抽取器这2种CIC滤波器各自的结构与性能，从数学上分析了其性能及其与FIR 滤波器的关系，从频域上展示了其本质。并讨论其内部寄存器的最小位宽与溢出保护，最后介绍了抽取器与内插器分 别在FPGA上的一般实现方法，并指出了一些提高实现性能的措施与建议
上传时间： 2016-05-20
上传用户：784533221
实现RAKE接收机的最大比合并准则，输入位宽16比特。
上传时间： 2014-01-04
上传用户：金宜
