能够实现0~99的任意分频,并实现输出频率50％的占空比
标签： 99 分频 输出频率
上传时间： 2016-05-09
上传用户：helmos
关于在FPGA或CPLD锁相环PLL原理与应用,介绍用FPGA的分频技术.
标签： FPGA CPLD PLL 锁相环
上传时间： 2016-05-12
上传用户：edisonfather
5倍分频的vhdl代码，经验证此代码是正确的，并且已经使用。
标签： vhdl 分频 代码
上传时间： 2013-12-25
上传用户：源弋弋
任意分频的vhdl实现，若需要具体参数，只需改变程序中的分频参数即可实现。
标签： vhdl 分频
上传时间： 2016-05-14
上传用户：firstbyte
这是关于2分频的vhdl实现和verilog hdl实现，都已经仿真验证了其正确性，大家可以对比参考。
标签： verilog vhdl hdl 分频
上传时间： 2014-10-27
上传用户：lwwhust
内容是有关手机射频电路的设计，希望对大家很有用
标签： 手机射频 电路
上传时间： 2016-05-15
上传用户：hewenzhi
计数,定时器应用.拨码开关一次只选一个..393作分频器用
标签： 393 定时器 分频器 拨码开关
上传时间： 2014-01-07
上传用户：lhw888
VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。
标签： VHDL 分频器
上传时间： 2013-11-29
上传用户：1079836864
用以实现信号的任意分频，用于信号的精确分频
标签： 信号 分频
上传时间： 2016-05-31
上传用户：小眼睛LSL
用vhdl实现的分频器，可产生任意对主时钟的分频，从而是实现不同频率pwm的控制
标签： vhdl 分频器
上传时间： 2016-06-01
上传用户：6546544
