简单的VERILOG五分频电路描述，可综合。已经过检验
上传时间： 2014-01-17
上传用户：netwolf
本文主要介绍了50％占空比三分频器的三种设计方法，并给出了图形设计、VHDL设计、编译结果和仿真结果。设计中采用EPM7064AETC44-7 CPLD，在QUARTUSⅡ4.2软件平台上进行。
上传时间： 2014-01-25
上传用户：凌云御清风
介绍8位加法器、分频电路、数字秒表的PPT，带源码，解释详细，一步一步学习，是学习VHDL的好
上传时间： 2013-12-23
上传用户：Divine
VHDL三分频程序 VHDL三分频程序 VHDL三分频程序
上传时间： 2015-09-17
上传用户：朗朗乾坤
该程序用VHDL硬件描述语言编写而成,已调试通过,程序运行后可实现三分频,这样就用软件设计代替了硬件设计,方便,稳定,不需要硬件调试!
上传时间： 2013-12-24
上传用户：huyiming139
这是一个五分频电路设计，而且占空比为50％，设计有一定巧妙
上传时间： 2015-11-03
上传用户：lx9076
一个好用的整数分频电路 保证你喜欢 能够实现对任意整数的分频电路设计
上传时间： 2013-12-24
上传用户：熊少锋
VHD设计实例8位加法器的设计分频电路数字秒表的设计
上传时间： 2014-08-10
上传用户：yyq123456789
DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
标签： signal_out signal_in DPLL 模
上传时间： 2013-12-26
上传用户：希酱大魔王
C++ Primer 第三版（Stanley B.Lippman,Josee Lajoie [同作者作品] 潘爱民译 ） 源代码
标签： Lippman Stanley Primer Lajoie
上传时间： 2013-12-21
上传用户：lmeeworm
