FPGA 设计不再像过去一样只是作为“胶连逻辑 (Gluelogic)”了,由于其复杂度逐年增加,通常还会集成极富挑战性的 IP 核,如 PCI Express® 核等。新型设计中的复杂模块即便不作任何改变也会在满足 QoR(qualityof-result) 要求方面遇到一些困难。保留这些模块的时序非常耗时,既让人感到头疼,往往还徒劳无功。设计保存流程可以帮助客户解决这一难题,既可以让他们满足设计中关键模块的时序要求,又能在今后重用实现的结果,从而显著减少时序收敛过程中的运行次数。
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上传时间: 2013-11-04
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