在高速数字通信领域，数字集成电路应用得到广泛发展。由于FPGA既继承了Asic的大规模，高集成度和高可靠性的优点，又克服了普通Asic设计周期长，投资大，灵活性差的缺点，逐步成为复杂数字硬件电路设计的理想首选。而将SerDes应用在FPGA中可以实现数据大量收发，提高数据的总体流量。与传统的SerDes芯片相比，SoftSerDes有比较高的抗干扰能力，低功率损耗，用FPGA实现更易于对新产品进行升级，所以在大规模FPGA设计中有着广泛的应用前景。 基于SERDES的串行通信过程中采用时钟和数据恢复技术(CDR)代替同时传输数据和时钟，从而解决了限制数据传输速率的信号时钟偏移问题。由于传统数据时钟恢复技术需要模拟锁相环(PLL)技术，这会降低电路的一些性能，所以本文介绍了一种新的全数字电路设计的异步数据时钟捕获技术，该技术是基于FPGA来设计和实现的，即SoftSerdes技术。该技术是XILINX公司2006年首次提出，中兴通讯公司首次在FPGA设计开发项目中使用该技术。 在本论文中首先对SoftSerdes模块单独进行功能仿真，通过仿真验证，证明该技术可以达到预期的功能。论文对FPGA设计中用到的软件工具也做了相应介绍。该论文中SoftSerdes通过FPGA的具体实现过程都是和项目中其他模块同时进行的，每个模块都统一按照FPGA的设计流程，仿真、综合、布局布线、下载调试。通过最后的板级测试，表明SoftSerdes技术可以准确的实现数据的串并转换，而且性价比高于传统SERDES。
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