一种快速捕获数字锁相环位同步器 核r 部分是一个单片机系统。 文中介绍j同步器的构成、I作原理及数字锁相环的快速捕获r陛能等技术指标
资源简介:用一片CPLD实现数字锁相环,用VHDL或V语言
上传时间: 2013-05-27
上传用户:hewenzhi
资源简介:用一片CPLD实现数字锁相环,用VHDL或V语言.
上传时间: 2013-12-15
上传用户:dsgkjgkjg
资源简介:用一片CPLD实现数字锁相环,用VHDL或V语言.
上传时间: 2013-12-24
上传用户:l254587896
资源简介:用一片CPLD实现数字锁相环,用VHDL或V语言.
上传时间: 2014-01-07
上传用户:金宜
资源简介:基于FPGA实现的一种新型数字锁相环
上传时间: 2013-08-07
上传用户:2467478207
资源简介:一种改进的全数字锁相环设计 一种改进的全数字锁相环设计
上传时间: 2013-12-24
上传用户:stampede
资源简介:针对高频感应加热电源中用传统的模拟锁相环跟踪频率所存在的问题,提出一种非常适合于高频感应加热的 新型的数字锁相环。使用FPGA 内底层嵌入功能单元中的数字锁相环74HCT297 ,并添加少量的数字电路来实现。最后利 用仿真波形验证该设计的合理性和有效性。整...
上传时间: 2014-01-11
上传用户:AbuGe
资源简介:基于FPGA实现的一种新型数字锁相环
上传时间: 2014-01-12
上传用户:13160677563
资源简介:基于FPGA实现的一种新型数字锁相环
上传时间: 2014-01-02
上传用户:cylnpy
资源简介:一种可编程的全数字锁相环的丝线,可以用来做一个小的课程设计
上传时间: 2014-02-11
上传用户:xwd2010
资源简介:介绍了一种采用N 先于M 环路滤波器的全数字锁相环的设计实现。这种全数字锁 相环采用了N 先于M 环路滤波器,可以达到滤除噪声干扰的目的。文中讲述了这种全数字锁相环的结构和工作原理,提出了各单元电路的设计和实现方法,并给出了关键部件的VHDI 代码,最...
上传时间: 2017-08-18
上传用户:love_stanford
资源简介:基于FPGA设计数字锁相环,提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
上传时间: 2013-08-19
上传用户:Huge_Brother
资源简介:一篇关于数字锁相环的很好的文章,费了很大力气才搞到的
上传时间: 2013-12-30
上传用户:zhangyi99104144
资源简介:介绍了一宽带的数字锁相环的实现方法,欢迎大家踊跃下载
上传时间: 2015-11-25
上传用户:咔乐坞
资源简介:一篇简单易懂的关于数字锁相环概念原理设计的经典文章
上传时间: 2014-01-04
上传用户:hasan2015
资源简介:本文在说明全数字锁相环的基础上,提出了一种利用FPGA设计一阶全数字锁相环的方法,并 给出了关键部件的RTL可综合代码,并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程,最后对一些有关的问题进行了讨论。
上传时间: 2014-01-10
上传用户:asddsd
资源简介:一阶全数字锁相环VERLOGIC程序代码,调试通过。
上传时间: 2013-12-15
上传用户:caixiaoxu26
资源简介:介绍了数字锁相环的3种设计方法,并对各自的工作原理做了详细分析。
上传时间: 2014-01-20
上传用户:二驱蚊器
资源简介:基于FPGA设计数字锁相环,提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
上传时间: 2013-12-25
上传用户:dyctj
资源简介:国外一篇很好的数字锁相环(PLL)设计文档(解压后PLL.pdf),不可不看呦!
上传时间: 2016-08-10
上传用户:dengzb84
资源简介:该文档为基于FPGA的数字锁相环的研究与实现总结文档,是一份很不错的参考资料,具有较高参考价值,感兴趣的可以下载看看………………
上传时间: 2022-04-27
上传用户:
资源简介:该文档为基于DSP Builder的带宽自适应全数字锁相环的设计与实现总结文档,是一份很不错的参考资料,具有较高参考价值,感兴趣的可以下载看看………………
上传时间: 2022-05-01
上传用户:
资源简介:基于FPGA的全数字锁相环设计,内有设计过程和设计思想
上传时间: 2013-08-13
上传用户:fqscfqj
资源简介:关于数字锁相环的一点东西,可以下来看看\r\n
上传时间: 2013-08-26
上传用户:7891
资源简介:PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上;顶层文件是PLL.GDF
上传时间: 2014-06-09
上传用户:daguda
资源简介:用VHDL写的数字锁相环程序 pll.vhd为源文件 pllTB.vhd为testbench
上传时间: 2014-01-20
上传用户:zwei41
资源简介:PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛,本例用VHDL描述了一个锁相环作为参考,源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致,...
上传时间: 2013-12-31
上传用户:hphh
资源简介:数字锁相环DPLL实例程序,帮助理解PLL的结构和详细原理
上传时间: 2014-08-14
上传用户:saharawalker
资源简介:数字锁相环DPLL源程序,用cpld编写,展开后文件比较多,大家请耐心使用。谢谢,多多支持
上传时间: 2013-12-20
上传用户:zl5712176
资源简介:用verilog语言编写的全数字锁相环的源代码,基于fpga平台
上传时间: 2015-06-13
上传用户:wanqunsheng