计数器 同步异步预置数清零 verilog hdl 编写
资源简介:计数器 同步异步预置数清零 verilog hdl 编写
上传时间: 2013-12-18
上传用户:凤临西北
资源简介:带LDN的的同步的预置数端子,并且带CLR的异步清零端
上传时间: 2013-12-23
上传用户:tuilp1a
资源简介:vfp编写的简单计数器.可以轻松实现计数,清零等功能
上传时间: 2015-03-14
上传用户:rishian
资源简介:通用串行异步收发器8251的verilog hdl源代码,经过仿真验证。
上传时间: 2015-11-21
上传用户:lizhizheng88
资源简介:通用串行异步收发器8251的verilog hdl源代码.doc
上传时间: 2013-12-24
上传用户:xg262122
资源简介:包含了四位计数器等基本数字模块的的verilog hdl程序代码,该功能实现,可以直接利用DC进行综合,得到硬件电路,亦能够转换成Vhdl语言进行综合
上传时间: 2013-12-19
上传用户:hopy
资源简介:RTL 异步数据传送模块 用verilog hdl 语言描述 输入为八比特数据,执行操作后异步每比特输出。
上传时间: 2013-12-23
上传用户:lht618
资源简介:verilog hdl 编写的PWM,是初学CPLD者入门Z资源,epm7128stc100-10
上传时间: 2013-08-30
上传用户:aa54
资源简介:这是一个verilog hdl编写的RISC cpu的程序,该程序共10个子程序,实现了简单的RISC cpu,可供初学者参考,学习硬件描述语言,及设计方法。该程序通过了modelsim仿真验证。
上传时间: 2015-03-26
上传用户:qiao8960
资源简介:键盘鼠标的原代码,用FPGA实现,使用verilog hdl编写,已经使用FPGA验正过了,完全可以用
上传时间: 2013-12-12
上传用户:athjac
资源简介:verilog hdl编写的CPU模型,很经典,比较通用
上传时间: 2013-12-24
上传用户:龙飞艇
资源简介:verilog hdl编写的总线功能模型,十分有用,需要的下载
上传时间: 2013-12-20
上传用户:ls530720646
资源简介:verilog hdl编写的串并转换。采用iout类型口。包含源文件和测试文件。用Modsim编译。
上传时间: 2014-01-15
上传用户:lanwei
资源简介:verilog hdl 编写的PWM,是初学CPLD者入门Z资源,epm7128stc100-10
上传时间: 2015-09-05
上传用户:gdgzhym
资源简介:verilog hdl编写,六段流水线CPU.程序完整,功能强惊。分为多模块编写
上传时间: 2013-12-10
上传用户:
资源简介:verilog-hdl编写规范-非常全,非常适合初学者
上传时间: 2013-12-22
上传用户:aappkkee
资源简介:verilog hdl编写的出租车计费系统
上传时间: 2015-11-20
上传用户:nanshan
资源简介:实现简单的UART功能,在QUARTUS4.0下编译通过,采用verilog hdl编写.
上传时间: 2013-12-18
上传用户:hfmm633
资源简介:用verilog hdl编写的一些例程,包括加法器/减法器等等,例子较多就不一一列举了
上传时间: 2013-12-20
上传用户:fhzm5658
资源简介:LCD的驱动程序 用verilog hdl 编写 可以用于FPGA上 经过测试 可以使用
上传时间: 2013-11-29
上传用户:顶得柱
资源简介:verilog hdl编写的四位数码管动态显示程序,外围电路用CPLD来实现
上传时间: 2016-06-12
上传用户:米卡
资源简介:用verilog hdl编写的0832源程序,实现对0832实现D/A转换。也可方便地转换为vhdl源程序。
上传时间: 2013-11-25
上传用户:qiao8960
资源简介:verilog hdl 编写的CY7C68013 SLAVE FIFO接口程序,实际测试可用。可以直接跟上位机连接,传输数据。
上传时间: 2016-10-13
上传用户:ljmwh2000
资源简介:用verilog hdl编写的VGA显示驱动程序
上传时间: 2013-12-09
上传用户:banyou
资源简介:verilog hdl编写的4条指令CPU
上传时间: 2014-01-27
上传用户:Ants
资源简介:通用串口收发器的移位寄存器 是verilog hdl编写
上传时间: 2017-04-18
上传用户:cooran
资源简介:利用verilog hdl编写的浮点加法器运算单元,单精度。
上传时间: 2013-11-29
上传用户:王庆才
资源简介:用verilog hdl编写的基于fpga的动态数码管显示程序。
上传时间: 2017-07-09
上传用户:13681659100
资源简介:用verilog hdl编写的秒表设计,可以实现百分之一秒,十分之一秒,秒,十秒等功能。
上传时间: 2017-07-09
上传用户:离殇
资源简介:用verilog hdl编写的并串转换模块,在ISE软件仿真过,也可综合
上传时间: 2014-10-10
上传用户:han_zh