分频系数为8

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• 分频系数为8免费下载

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  标签： 分频 系数

  上传时间： 2013-12-27

  上传用户：lps11188

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  上传时间： 2017-09-09

  上传用户：李梦晗

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  上传时间： 2015-08-17

  上传用户：cccole0605

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  标签： VHDL 分频 整数 系数

  上传时间： 2015-11-27

  上传用户：tyler

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  标签： quartus 分频 系数 小数分频

  上传时间： 2016-03-17

  上传用户：xaijhqx

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  上传时间： 2014-01-22

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  标签： VHDL 分频器

  上传时间： 2013-11-29

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• DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K免费下载

  资源简介：DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.

  标签： signal_out signal_in DPLL 模

  上传时间： 2013-12-26

  上传用户：希酱大魔王

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  标签： 15.36 MHz 主时钟 8位

  上传时间： 2016-11-28

  上传用户：lizhen9880

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  标签： EDA 8位 分频器

  上传时间： 2013-12-25

  上传用户：003030

• 5/8分频器免费下载

  资源简介：5/8分频器，实现分频功能，受外部周期信号激励的震荡，其频率恰为激励信号频率的纯分数，都叫做分频。

  标签： 分频器

  上传时间： 2017-08-22

  上传用户：zwei41

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  标签： VHDL 8位 编写 全加器

  上传时间： 2013-12-16

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  上传时间： 2013-12-23

  上传用户：Divine

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  资源简介：VHD设计实例8位加法器的设计分频电路数字秒表的设计

  标签： VHD 8位 设计实例 加法器

  上传时间： 2014-08-10

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  资源简介：verilog分频器～时钟为50hmz，波特率采用9600bps～

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  上传时间： 2013-12-27

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  上传时间： 2013-12-20

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  上传时间： 2016-07-31

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  标签： VHDL 源码 分频器 语言

  上传时间： 2016-09-17

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  上传时间： 2013-12-04

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  资源简介：该模块为分频器，将1KHZ的时钟频率分频成每分钟一次的时钟频率 事实上，该源码可以实现任意整数的分频，主要让N的值设置好相应的数字

  标签： 模块 分频器

  上传时间： 2013-12-30

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  上传时间： 2014-01-02

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  标签： VHDL 数控 分频器 修改

  上传时间： 2014-11-29

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  资源简介：这是一个8分频的VHDL语言设计程序，也可以看成是8进制计数器

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  上传时间： 2013-12-22

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  资源简介：自己做的VHDL交通灯控制器；分频器、信号控制器、时钟模块；EDA； 通过了仿真、运行。时间可以设置为随意的两位数.

  标签： VHDL EDA 交通灯控制器 分频器

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