用HDPLD实现的高速并行乘法器,其输入为两个带符号位的4位二进制数
资源简介:用HDPLD实现的高速并行乘法器,其输入为两个带符号位的4位二进制数
上传时间: 2017-05-16
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资源简介:用walsh算法实现的符号数乘法器,asic流片时,可以不用公司的付费乘法器的ip core.
上传时间: 2015-06-22
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资源简介:本源码是高速并行乘法器的设计源码,开发软件为MAX+PLUS.输入为两个带符号的二进制数
上传时间: 2015-10-18
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资源简介:veilog实现的状态机乘法器.可以参考
上传时间: 2013-12-31
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资源简介:用nRF2401实现的高速无线测量系统.nRF2401是单片射频收发芯片,工作于2.4~2.5GHz ISM频段,芯片内置频率合成器、功率放大器、晶体振荡器和调制器等功能模块,输出功率和通信频道可通过程序进行配置。
上传时间: 2016-07-20
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资源简介:用VHDL写的4*4乘法器,学习VHDL语言的可以
上传时间: 2014-11-24
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资源简介:用VC++实现的对并行计算和进化计算中分类问题,读取数据文件的源程序
上传时间: 2016-12-29
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资源简介:这是用VHDL实现的8位加法器,对新手有点帮助。
上传时间: 2014-01-05
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上传时间: 2013-12-04
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资源简介:用VHDL写的一个32位并行乘法器的源代码,已经过验证,可以直接使用
上传时间: 2014-01-06
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资源简介:用vhdl语言 来实现 四位并行加法器的功能 是本科生的必学内容
上传时间: 2016-10-27
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资源简介:新型的浮点乘法器 用csa来实现可以用在浮点乘法器的地方
上传时间: 2016-12-27
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资源简介:VHDL:用状态机的方法实现一个8位乘法器
上传时间: 2017-01-25
上传用户:cccole0605
资源简介:用VerilogHDL的16*16乘法器的设计实现,采用的是移位相乘方法
上传时间: 2017-08-29
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上传时间: 2013-04-24
上传用户:思琦琦
资源简介:用vhdl实现的除法器
上传时间: 2013-08-28
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资源简介:用verilog实现的四乘四键盘程序,在Quartus II上编译通过并成功
上传时间: 2015-05-13
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资源简介:用vhdl语言设计CPU中的一部分:乘法器的设计,包括多种乘法器的设计方法!内容为英文
上传时间: 2015-06-11
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资源简介:用OPENMP编写的 并行实现快速排序的程序!
上传时间: 2015-08-14
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资源简介:可用的4位乘法器,用VHDL在FPGA中实现
上传时间: 2013-12-27
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资源简介:这是一个用verilog实现的除法器代码。
上传时间: 2013-12-28
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资源简介:用链表实现的大数阶乘,可以计算n万的阶乘,不过3万以上,时间就很长了。
上传时间: 2015-11-20
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资源简介:三篇关于Viterbi FPGA编译码器的优化设计文档: 1、Viterbi译码器的FPGA设计实现与优化.pdf 2、Viterbi译码器的低功耗设计.pdf 3、基于FPGA的高速并行Viterbi译码器的设计与实现.pdf
上传时间: 2013-11-27
上传用户:邶刖
资源简介:用VHDL实现的除法器,非常好使,仿真通过了
上传时间: 2015-11-29
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资源简介:用vhdl实现的除法器
上传时间: 2016-01-03
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资源简介:在数字信号处理中,高速高精度的三角函数发生器有着广泛的应用。传统的方法是采用查表、多项式展开或近似的方法。这些方法在速度、精度、简单性和高效实现方面不能兼顾。对比而言,用CORDIC 实现的三角函数发生器能很好地兼顾这些方面,并且极适合于VLSI 实现。...
上传时间: 2013-12-12
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资源简介:32位并行乘法器的测试文件,已经经过验证,可以直接使用
上传时间: 2014-01-10
上传用户:qilin
资源简介:一个用OpenMP实现的并行Barnes Hut算法。有schedule和chunk size的设置功能。运行环境:vs2005
上传时间: 2016-04-04
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上传时间: 2016-04-28
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资源简介:好用的浮点乘法器,可完成32位IEEE格式的浮点乘法,经过仿真通过
上传时间: 2014-01-03
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