用verilog编写的抢答器,当主持人宣布“开始比赛”,系统初始化,选手进入“抢答状态”。当某一选手首先按下抢答开关时,相应的指示灯亮,此时抢答器不再接受其他输入信号。电路具有累计分控制(分别用4个4位选手的积分——十六进制数),由主持人控制“加分”。“加分”加分完毕,开始下一轮抢答。电路还可以设有回答问题时间控制。
资源简介:用verilog编写的抢答器程序。由硬件思维编写,由一个多路开关和一个触发器构成,比起c,简单并且稳定。
上传时间: 2014-11-12
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上传时间: 2014-01-16
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上传时间: 2022-04-26
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上传时间: 2016-05-27
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上传时间: 2015-01-12
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上传时间: 2013-12-12
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资源简介:用verilog编写的fir滤波器程序,开发环境可以用ise quartus或active hdl等
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资源简介:用JAVA编写的编辑器程序,通过编译,生成类文件,适合学习JAVA的同仁参考借鉴。
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资源简介:一个用C++编写的汇编器,能把汇编语句转换成二进制代码
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