用Verilog HDL 实现时钟(时和分)
资源简介:用Verilog HDL 实现时钟(时和分)
上传时间: 2013-12-26
上传用户:Amygdala
资源简介:用Verilog HDL实现的任意 频率分频器源代码,是一个通用的程序
上传时间: 2014-01-07
上传用户:alan-ee
资源简介:数字时钟显示模块,用Verilog HDL 实现
上传时间: 2016-03-03
上传用户:yiwen213
资源简介:用Verilog HDL实现的曼彻斯特编码器和解码器。
上传时间: 2013-12-23
上传用户:lifangyuan12
资源简介:用Verilog HDL实现I2C Master Controller 的设计,包括主程序设计和测试程序设计
上传时间: 2014-01-04
上传用户:tonyshao
资源简介:用Verilog HDL实现曼彻斯特编码的源码
上传时间: 2013-12-29
上传用户:lhc9102
资源简介:用Verilog HDL实现I2C总线功能,对I2C总线有很大帮助
上传时间: 2013-12-28
上传用户:ouyangtongze
资源简介:用Verilog HDL实现I2C总线功能,对I2C总线有很大帮助
上传时间: 2013-12-31
上传用户:zhouchang199
资源简介:用Verilog HDL实现的1553B航空电子总线接口。
上传时间: 2016-05-19
上传用户:许小华
资源简介:用Verilog HDL实现的VGA显示彩条信号,其中包括VGA时序、竖彩条、横彩条、棋盘格
上传时间: 2016-06-29
上传用户:yangbo69
资源简介:用Verilog HDL实现了83编码器.
上传时间: 2016-07-15
上传用户:731140412
资源简介:这是一篇介绍用Verilog语言实现viterbi译码和rake接收机的文章,实用性很强的,在这里也感谢这篇文章的作着
上传时间: 2016-09-19
上传用户:yuchunhai1990
资源简介:用Verilog HDL实现状态机的设计
上传时间: 2014-01-22
上传用户:netwolf
资源简介:用Verilog HDL实现I2C总线功能
上传时间: 2013-11-07
上传用户:源弋弋
资源简介:用Verilog HDL实现I2C总线功能
上传时间: 2013-11-05
上传用户:sssl
资源简介:用VHDL语言实现一个能显示时、分、秒的时钟:可分别进行时和分的手动校正;12小时、24小时计时制可选,12小时制时有上下午指示;当计时到预定时间(此时间可手动设置)时,扬声器发出闹铃信号,闹铃时间为10秒,可提前终止闹铃。
上传时间: 2014-01-05
上传用户:hn891122
资源简介:本文件提供了用Verilog HDL语言实现的8位超前进位加法器,充分说明了超前进位加法器和普通加法器之间的区别.
上传时间: 2013-12-17
上传用户:ynwbosss
资源简介:这是关于2分频的vHDL实现和Verilog HDL实现,都已经仿真验证了其正确性,大家可以对比参考。
上传时间: 2014-10-27
上传用户:lwwhust
资源简介:用VHADL和Verilog HDL实现带进位的8位加减法器。
上传时间: 2016-07-12
上传用户:bruce
资源简介:用Verilog HDL 写的时钟程序,在DE2上实现了。
上传时间: 2017-07-11
上传用户:tyler
资源简介:减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能,可以进行自增和自减计数,其计数周期为2^N(N为二进制位数)。 二、设计原理 输入/输出说明: d:异步置数数据输入; q:当前计数器数据输出; clock:时钟脉冲...
上传时间: 2015-03-28
上传用户:zycidjl
资源简介:用cpld实现曼彻斯特编码 用Verilog HDL进行曼彻斯特编码,用于通信中
上传时间: 2015-05-02
上传用户:chenbhdt
资源简介:Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。
上传时间: 2015-07-18
上传用户:yulg
资源简介:用Verilog HDL硬件描述语言实现多人抢答器功能,有计时,计分,报警等功能。
上传时间: 2015-11-25
上传用户:1427796291
资源简介:用Verilog HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!
上传时间: 2013-12-03
上传用户:lnnn30
资源简介:actel A3P250 fpga用Verilog HDL语言实现串口功能的源代码
上传时间: 2013-12-23
上传用户:aa17807091
资源简介:是几个用Verilog HDL语言编写的源代码(里面包括实现滤波器等),对想学习这个语言的朋友很有帮助!
上传时间: 2016-05-22
上传用户:ouyangtongze
资源简介:用FPGA Verilog HDL实现千兆以太网MAC。
上传时间: 2014-01-12
上传用户:yuanyuan123
资源简介:这是我用Verilog HDL语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.
上传时间: 2013-11-29
上传用户:jjj0202
资源简介:16阶FIR滤波器--本设计用Verilog HDL语言串行DA算法实现16阶有限频率响应滤波器!
上传时间: 2016-11-26
上传用户:moshushi0009