由verilog编写的乘法器,通过两个文件的调用实现。由于子模块的调用使得程序简化了许多。
资源简介:由verilog编写的乘法器,通过两个文件的调用实现。由于子模块的调用使得程序简化了许多。
上传时间: 2014-08-29
上传用户:luopoguixiong
资源简介:这个是用vhdl编写的乘法器,仅仅供大家参考
上传时间: 2015-05-06
上传用户:我们的船长
资源简介:一个用VHDL语言编写的乘法器程序,望大家多多支持啊。
上传时间: 2015-12-09
上传用户:hewenzhi
资源简介:verilog编写的32位浮点加法器
上传时间: 2015-03-09
上传用户:372825274
资源简介:加法器(使用verilog编写的),虽然简单,但是这也是学习verilog最基础的东西!希望大家一起学习!
上传时间: 2013-12-10
上传用户:410805624
资源简介:嵌入式系统的乘法器试验报告 包括源代码 用VHDl语言编写
上传时间: 2013-12-26
上传用户:wang5829
资源简介:12乘12的乘法器 采用adhl语言编写
上传时间: 2014-01-11
上传用户:silenthink
资源简介:8*8的乘法器verilog源代码,经过编译仿真的,绝对真确,对初学者很有帮助
上传时间: 2014-01-14
上传用户:txfyddz
资源简介:一个用verilogHDL语言编写的8X8的乘法器
上传时间: 2015-07-22
上传用户:teddysha
资源简介:用VHDL语言编写的三位二进制的乘法器,其原理是每位相乘后再错位相加
上传时间: 2014-08-31
上传用户:66666
资源简介:verilog 写的两种方式的乘法器 不错!
上传时间: 2016-12-12
上传用户:一诺88
资源简介:用verilog编写的抢答器程序。由硬件思维编写,由一个多路开关和一个触发器构成,比起c,简单并且稳定。
上传时间: 2014-11-12
上传用户:frank1234
资源简介:用impulse c编写的18x18位的乘法器。
上传时间: 2014-01-14
上传用户:jiahao131
资源简介:基于verilog的booth算法的乘法器
上传时间: 2017-07-15
上传用户:
资源简介:用verilog编写的4位ALU,由算术运算模块、逻辑运算模块、选择模块组成
上传时间: 2014-01-04
上传用户:Amygdala
资源简介:纯组合逻辑构成的乘法器虽然工作速度比较快,但过于占用硬件资源,难以实现宽位乘法器,基于PLD器件外接ROM九九表的乘法器则无法构成单片系统,也不实用。这里介绍由八位加法器构成的以时序逻辑方式设计的八位乘法器,具有一定的实用价值,而且由FPGA构成实验...
上传时间: 2017-02-03
上传用户:xzt
资源简介:用verilog编写的抢答器,当主持人宣布“开始比赛”,系统初始化,选手进入“抢答状态”。当某一选手首先按下抢答开关时,相应的指示灯亮,此时抢答器不再接受其他输入信号。电路具有累计分控制(分别用4个4位选手的积分——十六进制数),由主持人控制“加...
上传时间: 2014-01-16
上传用户:佳期如梦
资源简介:使用verilog编写的同步FIFO,可通过设置程序中的DEPTH设置FIFO的深度,FIFO_WRITE_CLOCK上升沿向FIFO中写入数据,\r\nFIFO_READ_CLOCK上升沿读取数据。本程序对FIFO上层操作简单实用。
上传时间: 2013-08-12
上传用户:ljt101007
资源简介:verilog 编写的I2c协议程序,用于cpld读写EEPROM
上传时间: 2013-08-31
上传用户:csgcd001
资源简介:用C语言实现的乘法器
上传时间: 2013-12-08
上传用户:moerwang
资源简介:用verilog编写的多功能数字钟
上传时间: 2015-02-25
上传用户:王者A
资源简介:这是一个很好的verilog 编写的8位RISC CPU源码(可做为MCU),并且包括完整的C 语言的测试代码。
上传时间: 2014-01-05
上传用户:李梦晗
资源简介:verilog编写的全功能串口
上传时间: 2014-02-11
上传用户:Breathe0125
资源简介:verilog编写的计算百分比模块
上传时间: 2013-12-17
上传用户:wang0123456789
资源简介:verilog编写的流水线模块
上传时间: 2015-03-09
上传用户:杜莹12345
资源简介:verilog编写的alu模块
上传时间: 2015-03-09
上传用户:qb1993225
资源简介:由"晓风"编写的PLD入门的好教材:pld.rar(中文PDF文档)
上传时间: 2015-03-14
上传用户:zhenyushaw
资源简介:自已写的一个16X16的乘法器,速度比较慢。初学者练习练习!
上传时间: 2015-03-31
上传用户:love1314
资源简介:用verilog编写的网卡芯片rtl级。前仿后仿都通过了,可以在modelsim上运行察看
上传时间: 2015-03-31
上传用户:lxm
资源简介:由VB编写的UDP协议下的chat小程序.
上传时间: 2013-12-28
上传用户:semi1981