Verilog hdl语言 常用加法器设计,可使用modelsim进行仿真
资源简介:Verilog hdl语言 常用加法器设计,可使用modelsim进行仿真
上传时间: 2013-12-24
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资源简介:Verilog hdl语言 常用乘法器设计,可使用modelsim进行仿真
上传时间: 2017-01-02
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资源简介:精通Verilog hdl语言编程源码之1--常用加法器设计
上传时间: 2014-12-03
上传用户:hopy
资源简介:cpld/fpga常用加法器设计的Verilog程序
上传时间: 2016-11-05
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资源简介:精通Verilog hdl语言编程源码之2--常用乘法器设计
上传时间: 2014-11-28
上传用户:赵云兴
资源简介:精通Verilog hdl语言编程源码之4--常用除法器设计
上传时间: 2013-12-24
上传用户:hanli8870
资源简介:Verilog hdl语言的常用除法器设计,可使用modelsim进行仿真
上传时间: 2013-12-17
上传用户:Zxcvbnm
资源简介:本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog hdl语言描述.
上传时间: 2013-12-03
上传用户:moerwang
资源简介:本文件提供了用Verilog hdl语言实现的8位超前进位加法器,充分说明了超前进位加法器和普通加法器之间的区别.
上传时间: 2013-12-17
上传用户:ynwbosss
资源简介:精通Verilog hdl语言编程源码之3--伽罗华域乘法器设计
上传时间: 2013-12-18
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资源简介:Verilog hdl语言 伽罗华域GF(q)乘法器设计,可使用modelsim进行仿真
上传时间: 2013-12-27
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资源简介:上传文件为:常用加法器Verilog设计.rar
上传时间: 2014-11-18
上传用户:nanfeicui
资源简介:减1计数器 一、设计要求 用Verilog hdl语言设计一个计数器。 要求计数器具有异步置位/复位功能,可以进行自增和自减计数,其计数周期为2^N(N为二进制位数)。 二、设计原理 输入/输出说明: d:异步置数数据输入; q:当前计数器数据输出; clock:时钟脉冲...
上传时间: 2015-03-28
上传用户:zycidjl
资源简介:采用 Verilog hdl 语言在Altera 公司的FPGA 芯片上实现了RISC_CPU 的关键部件状态控制器的设计,以及在与其它各种数字逻辑设计方法的比较下,显示出使用Verilog
上传时间: 2013-07-06
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资源简介: Verilog hdl 数字设计教程【作者:贺敬凯;出版社:西安电子科技大学出版社】(本资料为ppt) 内容简介:介绍了Verilog hdl语言,状态机设计,仿真,还有好几个可综合设计的举例,除了常见的,还有空调控制器的设计,饮料自动售卖机的设计,AD采样控...
上传时间: 2015-01-01
上传用户:yare
资源简介:应用vhdl语言进行加法器的设计,比较器的设计,随着vhdl语言的应用越来越广泛,其重要性也更加明确。希望对大家有所帮助。
上传时间: 2015-11-11
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资源简介:《Verilog hdl 语言编程》 异步FIFO设计(基于Verilog)
上传时间: 2016-08-30
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资源简介:<Verilog hdl 语言编程》 RS(204,188)译码器的设计
上传时间: 2013-11-30
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资源简介:《Verilog hdl语言编程》 常有加法器(基于Verilog)
上传时间: 2013-12-18
上传用户:cjf0304
资源简介:这是我用Verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.
上传时间: 2013-11-29
上传用户:jjj0202
资源简介:我们的课程设计,三层电梯控制器模拟程序.用Verilog hdl语言编写
上传时间: 2016-10-31
上传用户:xuanchangri
资源简介:有实验结果,用MOSIN6编写的,是Verilog hdl语言实现的. 练习三 利用条件语句实现计数分频时序电路 实验目的: 1. 掌握条件语句在简单时序模块设计中的使用; 2. 学习在Verilog模块中应用计数器; 3. 学习测试模块的编写、综合和不同层次的仿真。 练习四 ...
上传时间: 2016-11-19
上传用户:mhp0114
资源简介:精通Verilog hdl语言编程源码之5--CIC积分梳状滤波器设计
上传时间: 2016-11-22
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资源简介:精通Verilog hdl语言编程源码之6--CORDIC数字计算机的设计
上传时间: 2016-11-22
上传用户:稀世之宝039
资源简介:精通Verilog hdl语言编程源码之7——伪随机序列应用设计
上传时间: 2016-11-22
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资源简介:精通Verilog hdl语言编程源码之8——异步FIFO设计
上传时间: 2013-12-16
上传用户:龙飞艇
资源简介:精通Verilog hdl语言编程源码9——RS(204,188)译码器的设计
上传时间: 2013-12-20
上传用户:独孤求源
资源简介:16阶FIR滤波器--本设计用Verilog hdl语言串行DA算法实现16阶有限频率响应滤波器!
上传时间: 2016-11-26
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资源简介:Verilog hdl语言设计的交通灯设计
上传时间: 2017-02-02
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资源简介:海尔布伦 访问状态机 设计 用FSM方式 Verilog hdl 语言描述
上传时间: 2017-07-13
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