该模块为分频器,将1KHZ的时钟频率分频成每分钟一次的时钟频率 事实上,该源码可以实现任意整数的分频,主要让N的值设置好相应的数字
资源简介:该模块为分频器,将1KHZ的时钟频率分频成每分钟一次的时钟频率 事实上,该源码可以实现任意整数的分频,主要让N的值设置好相应的数字
上传时间: 2013-12-30
上传用户:xlcky
资源简介:该源码为VHDL语言编写的分频器,在W-4b教学平台上通过验证
上传时间: 2016-09-17
上传用户:erkuizhang
资源简介:此为EDA设计的分频器模块。可以实现三种不同的频率信号,可以通过使用者自由设置频率大小
上传时间: 2013-12-22
上传用户:671145514
资源简介:自己做的VHDL交通灯控制器;分频器、信号控制器、时钟模块;EDA; 通过了仿真、运行。时间可以设置为随意的两位数.
上传时间: 2017-08-10
上传用户:ghostparker
资源简介:非整数分频器 分频系数为无限不循环小数 vhdl
上传时间: 2015-08-17
上传用户:cccole0605
资源简介:本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50%的奇数分频。利用VHDL语言编程,并用QUARTERS||4.0进行仿真,用 FPGA 芯片实现。 关键词:半整数,可控分频器,VHDL, FPGA
上传时间: 2015-11-27
上传用户:tyler
资源简介:verilog分频器~时钟为50hmz,波特率采用9600bps~
上传时间: 2013-12-27
上传用户:lwwhust
资源简介:DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
上传时间: 2013-12-26
上传用户:希酱大魔王
资源简介:主时钟为15.36MHz的带选通的8位输出分频器,可得到100Hz,120Hz,1kHz,10kHz的频率
上传时间: 2016-11-28
上传用户:lizhen9880
资源简介:利用数控分频器设计硬件电子琴.硬件电子琴电路模块设计
上传时间: 2013-11-28
上传用户:Shaikh
资源简介:数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成 果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性强。他可利用 并行预置数的加法计数器和减法计数器实现...
上传时间: 2014-11-29
上传用户:1051290259
资源简介:此文件为EDA的8位分频器,但可以用于不同位分频器,如:1位到10位等,用Quartus软件来,以文件VHD格式编译即可
上传时间: 2013-12-25
上传用户:003030
资源简介:VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
上传时间: 2017-07-21
上传用户:cylnpy
资源简介:VHDL程序来让蜂鸣器发出音乐的声音 这种电路设计要分好几个模块 主要思路是用ROM记录乐谱 然后用分频器分频 还有就是用计数器读取乐谱 另外还可以扩展 使其显示音符 这是一个做好了的 就是ROM没填谱
上传时间: 2017-08-03
上传用户:ruan2570406
资源简介:该文档为基于FPGA的分频器的设计与实现简介文档,是一份很不错的参考资料,具有较高参考价值,感兴趣的可以下载看看………………
上传时间: 2021-11-15
上传用户:
资源简介:该文档为一种基于FPGA的分频器的实现讲解文档,是一份很不错的参考资料,具有较高参考价值,感兴趣的可以下载看看………………
上传时间: 2021-12-01
上传用户:
资源简介:该文档为FPGA_ASIC-基于CPLD、FPGA的半整数分频器的设计讲解文档,是一份很不错的参考资料,具有较高参考价值,感兴趣的可以下载看看………………
上传时间: 2022-02-26
上传用户:slq1234567890
资源简介:利用VHDL语言编写的一个16分频器,另外可以在程序中修改为任意2N的分频器
上传时间: 2014-01-18
上传用户:erkuizhang
资源简介:分频器,用VHDL语言编码,可能对你用处不是很大,但做为参考还是很大用处的
上传时间: 2013-12-21
上传用户:redmoons
资源简介:VHDL分频器,利用分频比较错法,要实现K=324/28=8.3571428571...的分频周期为28,18个8分频和10个9分频循环,所以设一个0到27的循环计数器,每当1、4、7、10、13、16、19、22、27时进行9分频,其他时为8分频;为使占空比尽量接近50%,需要在每一个8或9分频...
上传时间: 2013-11-29
上传用户:1079836864
资源简介:这是我在ISP编程实验中独立编写的一个采用行为描述方式实现的分频器,通过两个并行进程对输入信号CLK进行8分频,占空比为1:7
上传时间: 2017-01-19
上传用户:xiaohuanhuan
资源简介:参数化分频器,以5为例,能很方便的扩展到参数N
上传时间: 2017-05-25
上传用户:libenshu01
资源简介:半整数分频器的实现(verilog),本文以6.5分频为例!很实用的!
上传时间: 2014-08-20
上传用户:pompey
资源简介:5/8分频器,实现分频功能,受外部周期信号激励的震荡,其频率恰为激励信号频率的纯分数,都叫做分频。
上传时间: 2017-08-22
上传用户:zwei41
资源简介:计数器,分频器,锁存器,驱动器分册
上传时间: 2013-04-15
上传用户:eeworm
资源简介:专辑类-器件数据手册专辑-120册-2.15G 现代集成电路实用手册-计数器-分频器-锁存器-驱动器分册-338页-5.7M.pdf
上传时间: 2013-04-24
上传用户:kiklkook
资源简介:基于FPGA的分频器,可以根据更改参数,实现不同倍数的分频.
上传时间: 2013-08-15
上传用户:llwap
资源简介:fredivn.vhd 偶数分频\r\nfredivn1.vhd 奇数分频\r\nfrediv16.vhd 16分频\r\nPULSE.vhd 数控分频器
上传时间: 2013-08-15
上传用户:lizhen9880
资源简介:用Verilog实现基于FPGA的通用分频器
上传时间: 2013-08-30
上传用户:xingyuewubian
资源简介:分频器 FPGA程序设计 二分频 对硬件设计有很大用处\r\n
上传时间: 2013-08-31
上传用户:lhc9102