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VHDL/FPGA/Verilog
> 秒表可计时
秒表可计时
资源大小:
565 K
上传时间:
2016-11-27
上传用户:
fairbank
资源积分:
2 下载积分
标 签:
计时
资 源 简 介
秒表可计时,用VHDL编译的源代码,从0.1到60秒计时,解压后直接用Quartus打开project即可
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