// -*- Mode: Verilog -*- // Filename : wb_master.v // Description : Wishbone Master Behavorial // Author : Winefred Washington // Created On : 2002 12 24 // Last Modified By: . // Last Modified On: . // Update Count : 0 // Status : Unknown, Use with caution! // Description Specification // General Description: 8, 16, 32-bit WISHBONE Master // Supported cycles: MASTER, READ/WRITE // MASTER, BLOCK READ/WRITE // MASTER, RMW // Data port, size: 8, 16, 32-bit // Data port, granularity 8-bit // Data port, Max. operand size 32-bit // Data transfer ordering: little endian // Data transfer sequencing: undefined
资源简介:// -*- Mode: Verilog -*- // Filename : wb_master.v // Description : Wishbone Master Behavorial // Author : Winefred Washington // Created On : 2002 12 24 // Last Modified By: . // Last Modified On: . // Update Count : 0 // Status : ...
上传时间: 2014-07-11
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资源简介:Filename: main.c * Description: A simple test program for the CRC implementations. * Notes: To test a different CRC standard, modify crc.h. * * * Copyright (c) 2000 by Michael Barr. This software is placed into * the public domain and may b...
上传时间: 2015-02-02
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资源简介:IIR code. IEEE STD 1364-1995 Verilog file: iir_par.v.
上传时间: 2013-12-23
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资源简介:·IEEE Std 1364-2001 Standard Verilog hardware Description language
上传时间: 2013-06-20
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资源简介:·【原书名】 The Verilog Hardware Description Language(Fourth Edition) 【原出版社】 Kluwer Academic Publishers 【作者】 Donald E.Thomas &
上传时间: 2013-04-24
上传用户:q123321
资源简介:本文利用Verilog HDL 语言自顶向下的设计方法设计多功能数字钟,突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点,并通过Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成综合、仿真。此程序通过下载到FPGA 芯片后,可应用于实际的数字钟显示中...
上传时间: 2013-11-10
上传用户:hz07104032
资源简介:是一个dsp程序,Filename: ex10.asm * * Description: 滤波器实验 * * Copyright(C) SanZhi Electronic, Author Zpin
上传时间: 2015-06-04
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资源简介:为Filename 所指定的文件名按mode 模式创建一个FILE结构数据区,并将该数据区的首地址赋值给FILE类型的指针变量fp.
上传时间: 2013-12-09
上传用户:时代电子小智
资源简介:Arbiter.v verilog实现 三路请求,使用循环策略的仲裁器 含有看门狗电路
上传时间: 2013-12-10
上传用户:qlpqlq
资源简介:This Verilog HDL Description implements a UART.
上传时间: 2013-12-17
上传用户:wff
资源简介:-- WISHBONE revB2 compiant I2C master core -- -- author: Richard Herveille -- rev. 0.1 based on simple_i2c -- rev. 0.2 april 27th 2001, fixed incomplete sensitivity list on assign_dato process (thanks to Matt Oseman) -- rev. 0.3 may 4t...
上传时间: 2014-01-18
上传用户:tzl1975
资源简介:verilog ADPLL file with testbench.v
上传时间: 2015-07-09
上传用户:cx111111
资源简介:master spi的源代码(verilog),包括文档,测试程序
上传时间: 2014-01-13
上传用户:拔丝土豆
资源简介:Filename: hal.h Target: cc2430 Author: EFU/ KJA Revised: 16/12-2005 Revision: 1.0 Description: Hardware Abstraction Layer - Utility Library for CC2430, CC2431, CC1110 and CC2510.
上传时间: 2013-11-26
上传用户:lanhuaying
资源简介:AT89S8252, AT89S53 SPI Program, This program shows how to configure and use the SPI in master mode for the following microcontrollers: ATMEL AT89S53 ATMEL AT89S8252
上传时间: 2015-09-26
上传用户:xlcky
资源简介:用verilog实现rs232通信async_transmitter.v
上传时间: 2013-12-17
上传用户:咔乐坞
资源简介:WISHBONE revB2 compiant I2C master core
上传时间: 2015-10-05
上传用户:2467478207
资源简介:一个好用的I2C接口master的verilog程序。
上传时间: 2013-12-31
上传用户:66666
资源简介:Accessing Atmel AT45Dxxx dataflash on STK500 .Sets up the HW SPI in Master mode
上传时间: 2016-03-26
上传用户:LIKE
资源简介:This example provides a Description of how to set a communication with the bxCAN in loopback mode: - transmit and receive a standard data frame by polling at 100Kbit/S - transmit and receive an extended data frame with interrupt at 500Kb...
上传时间: 2016-04-24
上传用户:frank1234
资源简介:This Verilog HDL Description implements a UART Version 1.1 : Original Creation 2.1 : added comments
上传时间: 2016-05-27
上传用户:1109003457
资源简介:数字计算机的设计coric,利用 verilog实现,格式为.v格式.详细见文件注释
上传时间: 2013-12-20
上传用户:dongqiangqiang
资源简介:fifo.v verilog实现的先进先出存储器
上传时间: 2016-08-25
上传用户:GHF
资源简介:本程序包含:EEPROM的功能模型(eeprom.v)、读/写EEPROM的verilog HDL 行为模块(eeprom_wr.v)、信号产生模块(signal.v)和顶层模块(top.v) ,这样可以有一个完整的EEPROM的控制模块和测试文件,本文件通过测试。
上传时间: 2017-01-22
上传用户:lanjisu111
资源简介:用verilog HDL实现I2C Master Controller 的设计,包括主程序设计和测试程序设计
上传时间: 2014-01-04
上传用户:tonyshao
资源简介:wishbone i2c master vhdl code
上传时间: 2017-02-17
上传用户:sunjet
资源简介:What is Verilog? ➥ Verilog HDL is a Hardware Description Language (HDL) ➥ Verilog HDL allows describe designs at a high level of abstraction as well as the lower implementation levels ➥ Primary use of HDLs is the simul...
上传时间: 2017-02-18
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资源简介:SPI总线Master的verilog代码
上传时间: 2017-02-26
上传用户:fredguo
资源简介:SPI master的verilog代码
上传时间: 2017-02-26
上传用户:chenjjer
资源简介:i2c IP核 i2c.master i2c.mater.v
上传时间: 2013-12-05
上传用户:moerwang