组合电路的设计8位加法器设计(ADD8.vhd)
资源简介:组合电路的设计8位加法器设计(ADD8.vhd)
上传时间: 2016-10-13
上传用户:gonuiln
资源简介:8位加法器设计是经过我认真仿真与设计出来的 希望对有需要的人有帮助
上传时间: 2017-07-22
上传用户:xg262122
资源简介:vhd设计实例8位加法器的设计分频电路数字秒表的设计
上传时间: 2014-08-10
上传用户:yyq123456789
资源简介:1 8位加法器的设计 2 分频电路 3 数字秒表的设计
上传时间: 2014-01-02
上传用户:hn891122
资源简介:介绍8位加法器、分频电路、数字秒表的PPT,带源码,解释详细,一步一步学习,是学习vhdL的好
上传时间: 2013-12-23
上传用户:Divine
资源简介:加法器是实现两个二进制数相加运算的 基本单元电路。8 位加法器就是实现两个8 位 二进制相加,同时加上低位进位的运算电路。
上传时间: 2016-12-29
上传用户:lx9076
资源简介:8位加法器和减法器设计实习报告
上传时间: 2013-10-22
上传用户:sjyy1001
资源简介:8位加法器的原代码,主要内容下载看了就知道
上传时间: 2013-12-16
上传用户:思琦琦
资源简介:8位加法器的实现,非流水线结构,很不错。我测试过,效率比较高
上传时间: 2016-04-25
上传用户:bcjtao
资源简介:8位加法器的实现,仿真通过,并且包括仿真文件,在quartusii7.1下调试通过
上传时间: 2016-06-30
上传用户:xuan‘nian
资源简介:这是用vhdL实现的8位加法器,对新手有点帮助。
上传时间: 2014-01-05
上传用户:1079836864
资源简介:vhdL实现的超前进位加法器
上传时间: 2015-03-04
上传用户:leehom61
资源简介:大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟,数码显示,74ls138,8,4位计数器,d,rs触发器,加法器,交通灯等,此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚
上传时间: 2013-12-23
上传用户:qiaoyue
资源简介:vhdL——N位加法器设计
上传时间: 2013-12-20
上传用户:坏坏的华仔
资源简介:8位加法器vhdL 8位加法器vhdL 8位加法器vhdL
上传时间: 2014-01-11
上传用户:qq521
资源简介:用Verilog语言实现了一个8bit的超前进位加法器,其中包括测试文件。
上传时间: 2013-12-19
上传用户:alan-ee
资源简介:本程序是利用两个4位二进制并行加法器通过级联方式构成一个8位加法器。
上传时间: 2014-11-29
上传用户:270189020
资源简介:8位加法器vhdL源程序,实验题能够在EDA开发系统中运行
上传时间: 2013-12-29
上传用户:jhksyghr
资源简介:8位的加法器设计,分4个工程完成的,用的是Quartus II软件。
上传时间: 2014-01-20
上传用户:myworkpost
资源简介:为了缩短加法电路运行时间,提高FPGA运行效率,利用选择进位算法和差额分组算法用硬件电路实现32位加法器,差额分组中的加法单元是利用一种改进的超前进位算法实现,选择进位算法可使不同的分组单元并行运算,利用低位的运算结果选择高位的进位为1或者进位为...
上传时间: 2013-12-19
上传用户:jshailingzzh
资源简介:超前进位加法器的设计
上传时间: 2013-10-19
上传用户:shen_dafa
资源简介:最高优先级编码器 8位相等比较器 三人表决器(三种不同的描述方式) 加法器描述 8位总线收发器:74245 (注2) 地址译码(for m68008) 多路选择器(使用select语句) LED七段译码 多路选择器(使用if-else语句) 双2-4译码器:74139 多路选择器...
上传时间: 2015-04-11
上传用户:tianyi223
资源简介:Ripple ADDer: 16-bit 全加,半加及ripple ADDer的设计及vhdL程序 Carry Look ahead ADDer:4, 16, 32 bits 前置进位加法器的设计方案及vhdL程序 Carry Select ADDer:16 Bits 进位选择加法器的设计方案及vhdL程序
上传时间: 2015-05-13
上传用户:我们的船长
资源简介:本文件提供了用verilog HDL语言实现的8位超前进位加法器,充分说明了超前进位加法器和普通加法器之间的区别.
上传时间: 2013-12-17
上传用户:ynwbosss
资源简介:由寄存器,全加器,移位寄存器,计数器,触发器和门电路构成补码一位除法器,将开关设定的补码形式出现的除数,被除数存入相应寄存器中.能用单脉冲按步演示运算全过程.
上传时间: 2013-12-24
上传用户:bjgaofei
资源简介:8位超前进位加法器 就是使各位的进位直接由加数和被加数来决定,而不需要依赖低位进位
上传时间: 2016-04-25
上传用户:王小奇
资源简介:简述了V HDL 语言的功能及其特点,并以 8 位串行数字锁设计为例,介绍了在Max + plus Ⅱ10. 2 开发软件下,利用V HDL 硬件描述语言设 计数字逻辑电路的过程和方法。并设计了密码锁
上传时间: 2013-12-23
上传用户:yimoney
资源简介:用VHADL和Verilog HDL实现带进位的8位加减法器。
上传时间: 2016-07-12
上传用户:bruce
资源简介:最高优先级编码器 8位相等比较器 三人表决器(三种不同的描述方式) 加法器描述
上传时间: 2014-01-23
上传用户:xymbian
资源简介:实现一位加法器的设计,假设输入参数为A,B,则输出为A,B的和
上传时间: 2017-01-02
上传用户:baiom