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本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程

  • 资源大小：1901 K
  • 上传时间： 2016-10-04
  • 上传用户：quzhengjie
  • 资源积分：2 下载积分
  • 标      签： VHDL 计数器 仿真 过程

资 源 简 介

本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程，作为我这一段 时间自学 FPGA/CPLD 的总结，如果有什么不正确的地方，敬请各位不幸看到这篇文章的 大侠们指正，在此表示感谢。当然，这是一个非常简单的时序逻辑电路实例，主要是详细 描述了一些软件的使用方法。文章中涉及的软件有Synplicity 公司出品的Synplify Pro 7.7.1； Altera 公司出品的 Quartus II 4.2；Mentor Graphics 公司出品的 ModelSim SE 6.0。

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