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本程序（状态机）使用Verilog HDL语言编写

  • 资源大小：76 K
  • 上传时间： 2013-12-26
  • 上传用户：cnnotes
  • 资源积分：2 下载积分
  • 标      签： Verilog HDL 程序 状态

资 源 简 介

本程序（状态机）使用Verilog HDL语言编写，并通过QuestaSim仿真。

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