技术分频器。把时钟分为奇数个,好像我做出来是个通用的。
资源简介:技术分频器。把时钟分为奇数个,好像我做出来是个通用的。
上传时间: 2014-01-20
上传用户:515414293
资源简介:一个3分频器。可进一步改装成实际需要的分频器使用
上传时间: 2014-11-28
上传用户:ruixue198909
资源简介:2.5分频器。算是小数分频的一个例子。我们以前做实验的时候用来写实验报告滴~还有好多呢,慢慢上传吧~
上传时间: 2016-04-30
上传用户:xz85592677
资源简介:verilog实现的奇数分频器 针对任何规模的奇数分频
上传时间: 2017-06-19
上传用户:GavinNeko
资源简介:数字芯片的简单应用有74LS294和74LS292分频器。
上传时间: 2013-12-27
上传用户:caiguoqing
资源简介:分频器,用于时钟信号的分频及倍频,供专业人事学习研究使用
上传时间: 2016-09-18
上传用户:caiiicc
资源简介:好的分频器设计程序,有三个,二分频,八分频随便改,比较实用
上传时间: 2016-07-15
上传用户:songyue1991
资源简介:这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器,在运用时,不需要阅读VHDL源代码,只需要把clk_div2n.vhd加入当前工程便可以直接调用clk_div2n.bsf。
上传时间: 2015-08-23
上传用户:xinyuzhiqiwuwu
资源简介:利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时(0~23),用HEX3~HEX2显示分钟(0~59),用HEX1~HEX0显示秒钟(0~59)。
上传时间: 2014-12-20
上传用户:dbs012280
资源简介:VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
上传时间: 2017-07-21
上传用户:cylnpy
资源简介:自己做的VHDL交通灯控制器;分频器、信号控制器、时钟模块;EDA; 通过了仿真、运行。时间可以设置为随意的两位数.
上传时间: 2017-08-10
上传用户:ghostparker
资源简介:分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL,Xilinx的DLL)来进行时钟的分频、倍频以及相移设计,但是,对于时钟要求不太严格的设计,通过自主设计进行时钟分频的实现方法仍然非常流行。首先...
上传时间: 2016-06-14
上传用户:wpwpwlxwlx
资源简介:实现对时钟信号的技术分频,程序简单易懂,对于初学VHDL者来说,提供了一个良好的方法。
上传时间: 2013-12-26
上传用户:asddsd
资源简介:Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。
上传时间: 2015-07-18
上传用户:yulg
资源简介:《分频器设计》绝对好用的EDA实验程序!已经通过测试。VHDL语言编写
上传时间: 2013-11-29
上传用户:star_in_rain
资源简介:本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50%的奇数分频。利用VHDL语言编程,并用QUARTERS||4.0进行仿真,用 FPGA 芯片实现。 关键词:半整数,可控分频器,VHDL, FPGA
上传时间: 2015-11-27
上传用户:tyler
资源简介:verilog分频器~时钟为50hmz,波特率采用9600bps~
上传时间: 2013-12-27
上传用户:lwwhust
资源简介:VHDL分频器,利用分频比较错法,要实现K=324/28=8.3571428571...的分频周期为28,18个8分频和10个9分频循环,所以设一个0到27的循环计数器,每当1、4、7、10、13、16、19、22、27时进行9分频,其他时为8分频;为使占空比尽量接近50%,需要在每一个8或9分频...
上传时间: 2013-11-29
上传用户:1079836864
资源简介:数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时,将对输入的时钟信号有不同的分频比,数控分频器就是用计数值可并行预置的加法计数器设计完成的,方法是将计数溢出位与预置数加载输入信号相接即可。
上传时间: 2016-10-13
上传用户:wangzhen1990
资源简介:主时钟为15.36MHz的带选通的8位输出分频器,可得到100Hz,120Hz,1kHz,10kHz的频率
上传时间: 2016-11-28
上传用户:lizhen9880
资源简介:数控分频器的设计 数控分频器的功能就是当在输入端给定不同输入数据时,将对输入的时钟信号有不同的分频比,例3的数控分频器就是用计数值可并行预置的加法计数器设计完成的,方法是将计数溢出位与预置数加载输入信号相接即可。
上传时间: 2013-12-11
上传用户:黑漆漆
资源简介:N分频器则是一个简单的除N 计数器。分频器对脉冲加减电路的输出脉冲再进行N分频,得到整个环路的输出信号Fout。
上传时间: 2017-05-04
上传用户:royzhangsz
资源简介:此为EDA设计的分频器模块。可以实现三种不同的频率信号,可以通过使用者自由设置频率大小
上传时间: 2013-12-22
上传用户:671145514
资源简介:数控分频器的输出信号频率为输入数据的函数。用传统的方法设计,其设计过程和电路都比较复杂,且设计成 果的可修改性和可移植性都较差。基于VHDL 的数控分频器设计,整个过程简单、快捷,极易修改,可移植性强。他可利用 并行预置数的加法计数器和减法计数器实现...
上传时间: 2014-11-29
上传用户:1051290259
资源简介:分别用分频比交错法及累加器分频法完成非整数分频器设计。
上传时间: 2014-01-01
上传用户:shus521
资源简介:键控加/减计数器,将20MHz系统时钟经分频器后可得到5M、1M、100K、10K、5K、1K、10Hz、1Hz
上传时间: 2014-01-17
上传用户:qweqweqwe
资源简介:半整数分频器电路的VHDL源程序,供大家学习和讨论。\r\n
上传时间: 2013-09-04
上传用户:fdfadfs
资源简介:HT49 MCU的可编程分频器(PFD)使用指南 本文主要介绍 HT49 单片机可编程分频器(PFD)的使用及注意事项。
上传时间: 2013-11-03
上传用户:crazyer
资源简介:这是用VHDL语言写的32位分频器的程序,可直接运行,看结果,欢迎使用。多指正,交流。
上传时间: 2015-05-11
上传用户:chenlong
资源简介:半整数分频器电路的VHDL源程序,供大家学习和讨论。
上传时间: 2013-12-24
上传用户:gxf2016