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VHDL/FPGA/Verilog
> 这是一个用VHDL编的一个计数时钟的设计,程序各个模块都有,希望和大家多多交流
这是一个用VHDL编的一个计数时钟的设计,程序各个模块都有,希望和大家多多交流
资源大小:
3 K
上传时间:
2013-12-04
上传用户:
a14331510z
资源积分:
2 下载积分
标 签:
VHDL
时钟
家
交流
资 源 简 介
这是一个用VHDL编的一个计数时钟的设计,程序各个模块都有,希望和大家多多交流
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