verilog shi 实现的加法器(8位)适用于初学asic
资源简介:verilog shi 实现的加法器(8位)适用于初学asic
上传时间: 2015-06-02
上传用户:一诺88
资源简介:最高优先级编码器 8位相等比较器 三人表决器(三种不同的描述方式) 加法器描述 8位总线收发器:74245 (注2) 地址译码(for m68008) 多路选择器(使用select语句) LED七段译码 多路选择器(使用if-else语句) 双2-4译码器:74139 多路选择器...
上传时间: 2015-04-11
上传用户:tianyi223
资源简介:是一個用verilog寫成的加法器電路,可把七個元件加起來
上传时间: 2014-01-07
上传用户:zhangzhenyu
资源简介:在FPGA实现的加法器实现的Veilog代码,应用软件为赛林思公司的ISE9.1
上传时间: 2017-05-16
上传用户:youlongjian0
资源简介:用VHDL硬件描述语言实现的对FPGA(Cyclone II)的配置的VHDL源代码。
上传时间: 2015-04-02
上传用户:nanxia
资源简介:简单DES的C++代码(8位加密和解密)。
上传时间: 2015-08-17
上传用户:Yukiseop
资源简介:8位加法器VHDL 8位加法器VHDL 8位加法器VHDL
上传时间: 2014-01-11
上传用户:qq521
资源简介:设计一个字节(8 位)比较器。 要求:比较两个字节的大小,如a[7:0]大于 b[7:0]输出高电平,否则输出低电平,改写测试 模型,使其能进行比较全面的测试 。
上传时间: 2015-11-07
上传用户:manking0408
资源简介:简单C编译器生成的目标代码是8086的汇编代码(16位),可以在一般的PC上被像MASM之类的汇编编译程序编译,生成可执行文件后,在DOS或Windows控制台下运行。 实现的语言定义如下: 语言类似于tiny语言,不支持过程调用,也就是只有一个main函数,无其他函数和...
上传时间: 2016-02-06
上传用户:bakdesec
资源简介:m683xx系列单片机(8位),上面的嵌入式系统ucos2移植,相信会让有需求的您爽到高潮
上传时间: 2013-12-29
上传用户:qw12
资源简介:《ARM应用系统开发详解——基于S3C4510B的系统设计(第二版)》,为初学ARM的朋友提供一个好的方法。
上传时间: 2014-01-20
上传用户:84425894
资源简介:程序1使用延时模拟数字钟的显示过程(进位) 程序0使用定时器做的准确的数字钟
上传时间: 2013-12-21
上传用户:924484786
资源简介:加法器(使用verilog编写的),虽然简单,但是这也是学习verilog最基础的东西!希望大家一起学习!
上传时间: 2013-12-10
上传用户:410805624
资源简介:高亮语法类 1)了解HASH函数在网络安全中的应用 (2)掌握HASH函数实现的原理 二、要求 (1)用任何语言编程完成实现HASH函数的功能 (2)输入任何8个字节(64位)的数据,得出对应的8位HASH代码(摘要)
上传时间: 2015-05-01
上传用户:luke5347
资源简介:8位的加法器设计,分4个工程完成的,用的是Quartus II软件。
上传时间: 2014-01-20
上传用户:myworkpost
资源简介:这是一个用verilog实现的除法器代码。
上传时间: 2013-12-28
上传用户:wmwai1314
资源简介:java实现的简单的整型的加法器,该计算器具有加法功能,包含两个输入框用于输入两个浮点数,一个输出框用于输出计算结果,一个按钮,当鼠标点击按钮时,在输出框输出计算结果
上传时间: 2015-12-17
上传用户:liglechongchong
资源简介:自己编制的加法器的verilog程序 希望对大家有所帮助
上传时间: 2016-02-07
上传用户:李梦晗
资源简介:使用硬件实现,通过FPGA验证的效率较高的加法器,
上传时间: 2016-05-11
上传用户:希酱大魔王
资源简介:verilog语言实现的算端口模块(Dual_port_ram)
上传时间: 2014-01-05
上传用户:yzy6007
资源简介:一个带overflow功能的加法器的实现,采用Matlab+Simulink
上传时间: 2013-12-05
上传用户:小儒尼尼奥
资源简介:一个基于Matlab+Simulink的带Rounding功能的加法器实现
上传时间: 2016-07-20
上传用户:youlongjian0
资源简介:单链表实现一元多项式的加减(数据结构C++)
上传时间: 2014-06-20
上传用户:l254587896
资源简介:用RC4算法实现控制台对所有文件(任意类型的文件)的加解密(注意明文和密文都以文件形式存在)
上传时间: 2017-02-05
上传用户:lanjisu111
资源简介:最高8位带符号的加法器的核心代码在masm上调试通过。
上传时间: 2017-02-21
上传用户:BOBOniu
资源简介:本程序是在一位全加器的基础上设计一个16位的加法器,用verilog HDL语言描述.
上传时间: 2013-12-03
上传用户:moerwang
资源简介:用verilog设计的加法器,经过modelsim工具验证无问题。有问题请反馈。
上传时间: 2017-02-27
上传用户:zhangqi
资源简介:这是个基于 Xilinx Spartan3 的加法器,利用verilog语言编写,对于EDA初学者来说有一定的参考价值。
上传时间: 2014-02-02
上传用户:671145514
资源简介:经过精心设计的加法器的代码,并在FPGA硬件平台实现和验证过的
上传时间: 2014-01-11
上传用户:windwolf2000
资源简介:两个浮点数相加的加法器,使用verilog编写
上传时间: 2016-07-22
上传用户:hustfanenze