11,13,16位超前进位加法器的Verilog HDL源代码。
资源简介:11,13,16位超前进位加法器的Verilog HDL源代码。
上传时间: 2013-12-28
上传用户:ouyangtongze
资源简介:基于Verilog HDL的16位超前进位加法器 分为3个功能子模块
上传时间: 2014-01-07
上传用户:yyyyyyyyyy
资源简介:一个超前进位加法器的Verilog实现,内含测试文件,可以综合,非常有参考价值
上传时间: 2014-01-04
上传用户:stella2015
资源简介:8位超前进位加法器 就是使各位的进位直接由加数和被加数来决定,而不需要依赖低位进位
上传时间: 2016-04-25
上传用户:王小奇
资源简介:本文件提供了用Verilog HDL语言实现的8位超前进位加法器,充分说明了超前进位加法器和普通加法器之间的区别.
上传时间: 2013-12-17
上传用户:ynwbosss
资源简介:十六位超前进位加法器,Verilog HDL
上传时间: 2015-09-21
上传用户:wff
资源简介:Verilog写的 8 位超前进位加法器
上传时间: 2017-07-01
上传用户:hustfanenze
资源简介:运用VHDL语言实现四位超前进位加法器。
上传时间: 2017-07-18
上传用户:66666
资源简介:本程序是在一位全加器的基础上设计一个16位的加法器,用Verilog HDL语言描述.
上传时间: 2013-12-03
上传用户:moerwang
资源简介:位加法器的Verilog程序与4×4 乘法器的Verilog描述!!!
上传时间: 2013-12-21
上传用户:ruixue198909
资源简介:自己编制的加法器的Verilog程序 希望对大家有所帮助
上传时间: 2016-02-07
上传用户:李梦晗
资源简介:步进电机位置系统 步进电机位置系统block symbol file 步进电机位置系统的Verilog HDL程序设计 已编译通过
上传时间: 2014-01-03
上传用户:维子哥哥
资源简介:超前进位加法器是通常数字设计所必备的,本程序为32位超前进位加法器
上传时间: 2016-11-23
上传用户:fredguo
资源简介:超前进位加法器的设计
上传时间: 2013-10-19
上传用户:shen_dafa
资源简介:Ripple Adder: 16-bit 全加,半加及ripple adder的设计及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置进位加法器的设计方案及VHDL程序 Carry Select Adder:16 Bits 进位选择加法器的设计方案及VHDL程序
上传时间: 2015-05-13
上传用户:我们的船长
资源简介:18bit的booth乘法器 采用booth2编码 Wallace压缩树 以及超前进位结合进位选择的36bit高性能加法器
上传时间: 2017-01-13
上传用户:firstbyte
资源简介:为了缩短加法电路运行时间,提高FPGA运行效率,利用选择进位算法和差额分组算法用硬件电路实现32位加法器,差额分组中的加法单元是利用一种改进的超前进位算法实现,选择进位算法可使不同的分组单元并行运算,利用低位的运算结果选择高位的进位为1或者进位为...
上传时间: 2013-12-19
上传用户:jshailingzzh
资源简介:VHDL实现的超前进位加法器
上传时间: 2015-03-04
上传用户:leehom61
资源简介:超前进位加法器的例子,包括源码和测试文件,压缩包,无密码.
上传时间: 2015-06-12
上传用户:希酱大魔王
资源简介:用Verilog语言实现了一个8bit的超前进位加法器,其中包括测试文件。
上传时间: 2013-12-19
上传用户:alan-ee
资源简介:超前进位加法器得VHDL实现小点资料代码
上传时间: 2016-02-06
上传用户:gaojiao1999
资源简介:两个4bit超前进位加法器实现8bit加法器
上传时间: 2016-06-20
上传用户:zhaiye
资源简介:一个超前进位加法器(及其testbench) .v文件
上传时间: 2013-12-18
上传用户:chenbhdt
资源简介:提出一种基于凌阳单片机的步进电机加减速的控制方法。采用凌阳科技推出的16位结构工控单片机SPMC75F2413A为控制器,由Allegro公司生产的两相步进电机专用驱动器件SLA7042M构成步进电机的驱动电路,在传统的3段直线加减速控制算法基础上增加至7段S形曲线加减速...
上传时间: 2013-12-08
上传用户:jiangfire
资源简介:这个是带先行进位的加法器的vHDL代码,比较复杂,仅仅供大家参考.
上传时间: 2014-01-03
上传用户:klin3139
资源简介:16位加法器的流水线计算,Verilog代码,用于FPGA平台。
上传时间: 2013-12-18
上传用户:维子哥哥
资源简介:高达16位加法器的实现,工作环境在ISE,modesim,该例程较为详细!
上传时间: 2014-06-19
上传用户:小宝爱考拉
资源简介:32位单精度浮点加法器。进行用加法运算,仿真输出
上传时间: 2013-04-24
上传用户:x4587
资源简介:8位加法器的原代码,主要内容下载看了就知道
上传时间: 2013-12-16
上传用户:思琦琦
资源简介:用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
上传时间: 2015-05-02
上传用户:zukfu