时钟分频电路实现精讲(19 pages)——意法半导体
资源简介:时钟分频电路实现精讲(19 pages)——意法半导体
上传时间: 2013-12-05
上传用户:alan-ee
资源简介:国外机械工程图识读手册
上传时间: 2013-05-16
上传用户:eeworm
资源简介:VHDL描述的时钟分频电路,用途广...
上传时间: 2013-12-15
上传用户:极客
资源简介:该程序是用VHDL语言实现的时钟分频程序,可以把高频时钟信号分成低频时钟信号,便于实际应用。
上传时间: 2017-08-19
上传用户:wcl168881111111
资源简介:一个好用的整数分频电路 保证你喜欢 能够实现对任意整数的分频电路设计
上传时间: 2013-09-01
上传用户:909000580
资源简介:Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。
上传时间: 2015-07-18
上传用户:yulg
资源简介:一个好用的整数分频电路 保证你喜欢 能够实现对任意整数的分频电路设计
上传时间: 2013-12-24
上传用户:熊少锋
资源简介:用VHDL硬件描述语言实现的良好运行的三分频电路
上传时间: 2014-06-29
上传用户:龙飞艇
资源简介:VHDL实现倍频--偶数倍 分频电路 --分频倍数=2(n+1)
上传时间: 2013-12-12
上传用户:haohaoxuexi
资源简介:VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
上传时间: 2017-07-21
上传用户:cylnpy
资源简介:VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
上传时间: 2013-08-10
上传用户:zxh122
资源简介:分频电路的VHDL设计,在你的设计中,如果有用到分频电路的话,他将帮组你了解分频电路
上传时间: 2013-12-20
上传用户:a6697238
资源简介:一个时钟分频模块,in verilog hdl
上传时间: 2013-12-19
上传用户:笨小孩
资源简介:分频电路的设计与学习
上传时间: 2013-10-26
上传用户:不懂夜的黑
资源简介:D触发器组成的_2N_1_2分频电路
上传时间: 2013-10-12
上传用户:lyy1234
资源简介:简单分频时序逻辑电路设计分频电路,有图,有代码
上传时间: 2013-11-25
上传用户:wanqunsheng
资源简介:简单分频时序逻辑电路设计分频电路,有图,有代码
上传时间: 2014-01-21
上传用户:924484786
资源简介:简单的VERILOG五分频电路描述,可综合。已经过检验
上传时间: 2014-01-17
上传用户:netwolf
资源简介:这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器,在运用时,不需要阅读VHDL源代码,只需要把clk_div2n.vhd加入当前工程便可以直接调用clk_div2n.bsf。
上传时间: 2015-08-23
上传用户:xinyuzhiqiwuwu
资源简介:介绍8位加法器、分频电路、数字秒表的PPT,带源码,解释详细,一步一步学习,是学习VHDL的好
上传时间: 2013-12-23
上传用户:Divine
资源简介:这是一个五分频电路设计,而且占空比为50%,设计有一定巧妙
上传时间: 2015-11-03
上传用户:lx9076
资源简介:VHD设计实例8位加法器的设计分频电路数字秒表的设计
上传时间: 2014-08-10
上传用户:yyq123456789
资源简介:quartusii 三分频电路,大家帮参考一下,有什么问题
上传时间: 2015-12-09
上传用户:x4587
资源简介:quartusii 三分频电路,大家帮参考一下,有什么问题
上传时间: 2013-12-13
上传用户:kelimu
资源简介:了解减法分频电路的设计。 (2)内容:分析例2.8程序的原理,给出其仿真结果,说明语句的功能。可以改变程序中的分频比。引脚锁定可参考图2.9。 (3)说明:将CLK2的跳线冒连在2Hz上 。LED1指示输入频率,LED2分频后的结果。可以看到LED1每闪烁6下,LED2闪...
上传时间: 2013-12-20
上传用户:R50974
资源简介:能够实现0~99的任意分频,并实现输出频率50%的占空比
上传时间: 2016-05-09
上传用户:helmos
资源简介:分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL,Xilinx的DLL)来进行时钟的分频、倍频以及相移设计,但是,对于时钟要求不太严格的设计,通过自主设计进行时钟分频的实现方法仍然非常流行。首先...
上传时间: 2016-06-14
上传用户:wpwpwlxwlx
资源简介:实用的任意时钟分频Verilog代码 可以任意分频的!
上传时间: 2016-12-27
上传用户:watch100
资源简介:1 8位加法器的设计 2 分频电路 3 数字秒表的设计
上传时间: 2014-01-02
上传用户:hn891122
资源简介:clk4 时钟分频设计用于FPGA入门设计
上传时间: 2017-04-08
上传用户:qazxsw