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这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.

  • 资源大小：5 K
  • 上传时间： 2013-11-29
  • 上传用户：zhaoyanguangaaa
  • 资源积分：2 下载积分
  • 标      签： verilog booth hdl 家

资 源 简 介

这是我用verilog hdl语言写的浮点乘法器,用的是基4的booth算法,对于部分积使用了5-2压缩和3-2压缩,欢迎大家指点,也欢迎大家把它改成流水线以提高速度.

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