长整数加法器,实现长整数加法。开发环境为C++。
资源简介:长整数加法器,实现长整数加法。开发环境为C++。
上传时间: 2013-12-22
上传用户:zhaoq123
资源简介:长整数计算 用于计算长整数的加减乘除 如:100,000 ,000+200,000 ,000=300,000 ,
上传时间: 2013-12-16
上传用户:fnhhs
资源简介:长整数的加减乘 重载了运算符,使用方便 计算速度快
上传时间: 2016-03-15
上传用户:一诺88
资源简介:关于长整数四则运算用于计算整数的加减乘除
上传时间: 2013-12-02
上传用户:sunjet
资源简介:32位单精度浮点加法器。进行用加法运算,仿真输出
上传时间: 2013-04-24
上传用户:x4587
资源简介:数控振荡器的频率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL语言描述,集成在一个模块中,提供VHDL源程序供大家学习和讨论。\r\n
上传时间: 2013-09-04
上传用户:a471778
资源简介:浮点运算器的核心运算部件是浮点加法器,它是实现浮点指令各种运算的基础,其设计优化对于提高浮点运算的速度和精度相当关键。文章从浮点加法器算法和电路实现的角度给出设计方法,通过VHDL语言在QuartusII中进行设计和验证,此加法器通过状态机控制运算,有...
上传时间: 2014-01-19
上传用户:xauthu
资源简介:为了缩短加法电路运行时间,提高FPGA运行效率,利用选择进位算法和差额分组算法用硬件电路实现32位加法器,差额分组中的加法单元是利用一种改进的超前进位算法实现,选择进位算法可使不同的分组单元并行运算,利用低位的运算结果选择高位的进位为1或者进位为...
上传时间: 2013-12-19
上传用户:jshailingzzh
资源简介:8位加法器和减法器设计实习报告
上传时间: 2013-10-22
上传用户:sjyy1001
资源简介:超前进位加法器的设计
上传时间: 2013-10-19
上传用户:shen_dafa
资源简介:长整数类,数据成员有一个指针,一个整数size,可以存放100位以上整数,可以做加法乘法运算
上传时间: 2015-01-30
上传用户:wang0123456789
资源简介:一个无符号的加法器小程序
上传时间: 2014-01-12
上传用户:cjl42111
资源简介:实现一个超过了计算机所表示范围的长整数的加减法
上传时间: 2015-02-14
上传用户:685
资源简介:一个简单的算法加法器
上传时间: 2015-02-24
上传用户:myworkpost
资源简介:加法器,加法器描述
上传时间: 2015-02-27
上传用户:lifangyuan12
资源简介:长整数的四则运算
上传时间: 2015-02-27
上传用户:李梦晗
资源简介:VHDL实现的超前进位加法器
上传时间: 2015-03-04
上传用户:leehom61
资源简介:verilog编写的32位浮点加法器
上传时间: 2015-03-09
上传用户:372825274
资源简介:这是一个支持多位数运算(可以达到几百位的长整数)的数类,名字叫Long,它是从long类发展过来的,但比原来的long类功能多。Long类可以和原有的double,long等等数据类型混合运算
上传时间: 2013-12-28
上传用户:thinode
资源简介:长整数的乘积求余及应用,能使得大整数的乘积变为小程序
上传时间: 2015-03-29
上传用户:bcjtao
资源简介:加法器(使用verilog编写的),虽然简单,但是这也是学习verilog最基础的东西!希望大家一起学习!
上传时间: 2013-12-10
上传用户:410805624
资源简介:我的课程设计:实现任意长整数的求和。自己写的哦
上传时间: 2015-03-30
上传用户:zhoujunzhen
资源简介:任意长整数相加问题 任意输入两个任意长的整数进行相加 可以得出正确结果,
上传时间: 2014-01-24
上传用户:BIBI
资源简介:最高优先级编码器 8位相等比较器 三人表决器(三种不同的描述方式) 加法器描述 8位总线收发器:74245 (注2) 地址译码(for m68008) 多路选择器(使用select语句) LED七段译码 多路选择器(使用if-else语句) 双2-4译码器:74139 多路选择器...
上传时间: 2015-04-11
上传用户:tianyi223
资源简介:任意长整数加法运算,双向循环链表实现,相加的长整数数量任意。操作环境C
上传时间: 2015-04-14
上传用户:时代电子小智
资源简介:8位加法器的原代码,主要内容下载看了就知道
上传时间: 2013-12-16
上传用户:思琦琦
资源简介:大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟,数码显示,74ls138,8,4位计数器,d,rs触发器,加法器,交通灯等,此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚
上传时间: 2013-12-23
上传用户:qiaoyue
资源简介:用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。
上传时间: 2015-05-02
上传用户:zukfu
资源简介:11,13,16位超前进位加法器的Verilog HDL源代码。
上传时间: 2013-12-28
上传用户:ouyangtongze
资源简介:这个是带输入的加法器vhdl代码,是带有输入端和进位的.
上传时间: 2013-11-30
上传用户:gxf2016