介绍8位加法器、分频电路、数字秒表的PPT

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  上传时间： 2014-01-02

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  上传时间： 2013-12-23

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  标签： max-plus vhdl 大学 加法器

  上传时间： 2013-12-23

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  上传时间： 2014-01-11

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  上传时间： 2014-11-29

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  上传时间： 2016-06-30

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  上传时间： 2016-12-29

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  上传时间： 2013-12-17

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  资源简介：DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.

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  上传时间： 2013-12-26

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  上传时间： 2013-12-28

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