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夏宇闻8位RISC_CPU的完整代码+TESTBENCH(已调试) modelsim工程文件

  • 资源大小:85 K
  • 上传时间: 2014-01-08
  • 上传用户:qq448792326
  • 资源积分:2 下载积分
  • 标      签: TESTBENCH RISC_CPU modelsim 8位

资 源 简 介

夏宇闻8位RISC_CPU的完整代码+TESTBENCH(已调试) modelsim工程文件,包括书中所测试的三个程序和相关数据,绝对可用~所有信号名均遵从原书。在论坛中没有找到testbench的,只有一个mcu的代码,但很多和书中的是不一样的,自己改了下下~`````大家多多支持啊~`我觉得书中也还是有些不尽如人意的地方,如clk_gen.v中clk2,clk4是没有用的,assign clk1=~clk再用clk1的negedge clk1来触发各个module也是不太好的,会使时序恶化,综合时很可能会setup vio的,所以觉得直接用clk的上升沿来触发各个module比较好

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