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十六进制七段数码显示器的Verilog设计

资 源 简 介

学习7段数码显示译码器、十六进制计数器以及顶层连接模块的Verilog设计;

2、掌握组合逻辑,时序逻辑以及用例化语句实现顶层模块的Verilog设计方法;

3、熟悉QuartusⅡ的整个设计流程,仿真方法,引脚锁定,下载及测试方法。

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