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> Verilog设计的加法器
Verilog设计的加法器
资源大小:
54 K
上传时间:
2017-02-27
上传用户:
zhangqi
资源积分:
2 下载积分
标 签:
Verilog
加法器
资 源 简 介
用verilog设计的加法器,经过modelsim工具验证无问题。有问题请反馈。
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