FPGA器件在通信、消费类电子等领域应用越来越广泛,随着FPGA规模的增大、功能的加强对时钟的要求也越来越高。在FPGA中嵌入时钟发生器对解决该问题是一个不错的选择。本论文首先,描述并分析了电荷泵锁相环时钟发生器的体系结构、组成单元及各单元的非理想特性;然后讨论并分析了电荷泵锁相环的小信号特性和瞬态特性;并给出了电荷泵锁相环器件参数的计算表达式。其次,研究了环形振荡器和锁相环的相位噪声特性。由于噪声性能是时钟发生器设计中的关键指标,本工作对此进行了较为详细的分析。相位噪声和抖动是衡量时钟信号的两个主要指标。文中从理论上推导了一阶锁相环的噪声特性,并建立了由噪声分析抖动和由抖动分析噪声的解析表达式关系,并讨论了环路低噪声设计的基本原则。在前面讨论和分析的基础上,利用Hynix0.35umCMOS工艺设计了200MHz电荷泵锁相环时钟发生器,并进行了仿真。设计中环形振荡器的延迟单元采用replica偏置结构,把延迟单元输出摆幅限定在确定范围,尾电流源采用cascode结构,增强电路对电源和衬底噪声的抑制作用。通过增加限流管,改善电荷泵中的开关的非理想特性。
资源简介:FPGA器件在通信、消费类电子等领域应用越来越广泛,随着FPGA规模的增大、功能的加强对时钟的要求也越来越高。在FPGA中嵌入时钟发生器对解决该问题是一个不错的选择。本论文首先,描述并分析了电荷泵锁相环时钟发生器的体系结构、组成单元及各单元的非理想特性...
上传时间: 2013-04-24
上传用户:变形金刚
资源简介:现场可编程门阵列(FPGA)的发展已经有二十多年,从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片。现在,FPGA已广泛地应用于通信、消费类电子和车用电子类等领域,但国内市场基本上是国外品牌的天下。 在高密度FPGA中,芯片上时钟分布质量变的越...
上传时间: 2013-06-10
上传用户:yd19890720
资源简介:此为锁相环函数发生器 包括键盘扫描程序 频率显示程序 波形显示程序等等
上传时间: 2014-01-25
上传用户:fnhhs
资源简介:本文在说明全数字锁相环的基础上,提出了一种利用FPGA设计一阶全数字锁相环的方法,并 给出了关键部件的RTL可综合代码,并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程,最后对一些有关的问题进行了讨论。
上传时间: 2014-01-10
上传用户:asddsd
资源简介:在过去的十几年间,FPGA取得了惊人的发展:集成度已达到1000万等效门、速度可达到400~500MHz。随着FPGA的集成度不断增大,在高密度FPGA中,芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在,解决时钟延时...
上传时间: 2013-07-06
上传用户:LouieWu
资源简介:基于FPGA的全数字锁相环设计,内有设计过程和设计思想
上传时间: 2013-08-13
上传用户:fqscfqj
资源简介:针对高频感应加热电源中用传统的模拟锁相环跟踪频率所存在的问题,提出一种非常适合于高频感应加热的 新型的数字锁相环。使用FPGA 内底层嵌入功能单元中的数字锁相环74HCT297 ,并添加少量的数字电路来实现。最后利 用仿真波形验证该设计的合理性和有效性。整...
上传时间: 2014-01-11
上传用户:AbuGe
资源简介:基于FPGA的全数字锁相环设计,内有设计过程和设计思想
上传时间: 2017-02-11
上传用户:evil
资源简介:基于FPGA实现的一种新型数字锁相环
上传时间: 2013-08-07
上传用户:2467478207
资源简介:基于FPGA设计数字锁相环,提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
上传时间: 2013-08-19
上传用户:Huge_Brother
资源简介:针对高频感应加热电源中用传统的模拟锁相环跟踪频率所存在的问题,提出一种非常适合于高频感应加热的\r\n新型的数字锁相环。使用FPGA 内底层嵌入功能单元中的数字锁相环74HCT297 ,并添加少量的数字电路来实现。最后利\r\n用仿真波形验证该设计的合理性和有效性...
上传时间: 2013-08-22
上传用户:nairui21
资源简介:数字三相锁相环中含有大量乘法运算和三角函数运算,占用大量的硬件逻辑资源。为此,提出一种数字三相锁相环的优化实现方案,利用乘法模块复用和CORDIC算法实现三角函数运算,并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明...
上传时间: 2013-11-15
上传用户:yjj631
资源简介:系统地分析锁相环相位噪声
上传时间: 2013-05-24
上传用户:eeworm
资源简介:系统地分析锁相环相位噪声
上传时间: 2013-04-15
上传用户:eeworm
资源简介:专辑类-数字处理及显示技术专辑-106册-9138M 系统地分析锁相环相位噪声-386页-5.8M.pdf
上传时间: 2013-06-21
上传用户:qw12
资源简介:数字三相锁相环中含有大量乘法运算和三角函数运算,占用大量的硬件逻辑资源。为此,提出一种数字三相锁相环的优化实现方案,利用乘法模块复用和CORDIC算法实现三角函数运算,并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明...
上传时间: 2013-10-22
上传用户:emhx1990
资源简介:用verilog语言编写的全数字锁相环的源代码,基于FPGA平台
上传时间: 2015-06-13
上传用户:wanqunsheng
资源简介:FPGA内嵌的BRAM资源很少,此代码为DRAM代码风格,可以极大程度上减少FPGA内嵌资源的消耗。txt文档中含源代码,直接粘成vhdl即可
上传时间: 2015-11-29
上传用户:asddsd
资源简介: 介绍了一种基于大规模FPGA及高性能DSP芯片的机载雷达信号处理嵌入式系统的设计方案及设计实现。 采用标准的VME总线及基于FPGA内嵌MGT的高速串行互连技术,具有实时性强、集成度高以及软硬件可编程易于系统 扩展及重构的特点。
上传时间: 2016-05-11
上传用户:youmo81
资源简介:关于在FPGA或CPLD锁相环PLL原理与应用,介绍用FPGA的分频技术.
上传时间: 2016-05-12
上传用户:edisonfather
资源简介:FPGA弹弓无线呼叫系统分发射和接收两大部分。发射部分采用锁相环式频率合成器技术
上传时间: 2016-05-29
上传用户:youmo81
资源简介:分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL,Xilinx的DLL)来进行时钟的分频、倍频以及相移设计,但是,对于时钟要求不太严格的设计,通过自主设计进行时钟分频的实现方法仍然非常流行。首先...
上传时间: 2016-06-14
上传用户:wpwpwlxwlx
资源简介:基于FPGA设计数字锁相环,提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
上传时间: 2013-12-25
上传用户:dyctj
资源简介:介绍数字锁相环的基本结构,详细分析基于FPGA的数字锁相环的鉴相器、环路滤波器、压控振荡器各部分的实现方法,并给出整个数字锁相环的实现原理图。仿真结果表明,分析合理,设计正确。
上传时间: 2016-08-12
上传用户:xiaoyunyun
资源简介:用FPGA实现数字锁相环,开发环境为ISE
上传时间: 2013-12-18
上传用户:tb_6877751
资源简介:基于FPGA实现的一种新型数字锁相环
上传时间: 2014-01-12
上传用户:13160677563
资源简介:小数分频技术解决了锁相环频率合成器中的频率分辨率和转换时间的矛盾, 但是却引入了严重的相位噪声, 传统的相位补偿方法由于对Aö D 等数字器件的要求很高并具有滞后性实现难度较大。$2 调制器对噪声具有整形的功 能, 因而将多阶的$2 调制器用于小数分频...
上传时间: 2017-01-04
上传用户:498732662
资源简介:数字鉴相器,数字锁相环频率合成系统FPGA的实现,很有借鉴价值
上传时间: 2017-01-08
上传用户:cursor
资源简介:基于FPGA实现的一种新型数字锁相环
上传时间: 2014-01-02
上传用户:cylnpy
资源简介:介绍了一种采用N 先于M 环路滤波器的全数字锁相环的设计实现。这种全数字锁 相环采用了N 先于M 环路滤波器,可以达到滤除噪声干扰的目的。文中讲述了这种全数字锁相环的结构和工作原理,提出了各单元电路的设计和实现方法,并给出了关键部件的VHDI 代码,最...
上传时间: 2017-08-18
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