一个基于CPLD/FPGA的半整数分频器的设计的文档资料
上传时间: 2016-07-13
上传用户:CHENKAI
好的分频器设计程序,有三个,二分频,八分频随便改,比较实用
上传时间: 2016-07-15
上传用户:songyue1991
电子通信系统的建模与仿真 第4章 电子线路仿真试验 4.1 信号合并 4.2 微积分 4.3 触发器 4.4 分频器 4.5 使能开关 4.6 编程开关 4.7 移位寄存器 4.8 整流电路 4.9 驻波演示 4.10 超外差式接收机
上传时间: 2016-09-05
上传用户:zwei41
该源码为VHDL语言编写的分频器,在W-4b教学平台上通过验证
上传时间: 2016-09-17
上传用户:erkuizhang
分频器,用于时钟信号的分频及倍频,供专业人事学习研究使用
标签: 分频器
上传时间: 2016-09-18
上传用户:caiiicc
用VERILOG HDL实现的任意 频率分频器源代码,是一个通用的程序
上传时间: 2014-01-07
上传用户:alan-ee
本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计,包括偶数分频、非 50%占空比和 50%占空比的奇数分频、半整数 (N+0.5)分频、小数分频、分数分频以及积分分频。所有实现均可 通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合,形成可使 用的电路,并在 ModelSim 上进行验证。
上传时间: 2013-12-15
上传用户:从此走出阴霾
数控分频器的设计数控分频器的功能就是当在输入端给定不同输入数据时,将对输入的时钟信号有不同的分频比,数控分频器就是用计数值可并行预置的加法计数器设计完成的,方法是将计数溢出位与预置数加载输入信号相接即可。
上传时间: 2016-10-12
上传用户:wangzhen1990
fredivn.vhd 偶数分频 fredivn1.vhd 奇数分频 frediv16.vhd 16分频 PULSE.vhd 数控分频器
上传时间: 2016-11-21
上传用户:zl5712176
主时钟为15.36MHz的带选通的8位输出分频器,可得到100Hz,120Hz,1kHz,10kHz的频率
上传时间: 2016-11-28
上传用户:lizhen9880